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1、10申请公布号CN104037120A43申请公布日20140910CN104037120A21申请号201310071805022申请日20130306H01L21/76820060171申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号72发明人董天化朱赛亚王亮74专利代理机构北京德琦知识产权代理有限公司11018代理人牛峥王丽琴54发明名称MIM电容的制造方法57摘要本发明公开了一种MIM电容的制造方法，包括提供衬底；在所述衬底上沉积底层金属层；对所述底层金属层进行原位退火处理；在所述底层金属层上沉积绝缘层；利用光刻手段在所述顶层金属层表面定义出MIM电。
2、容区域；对顶层金属层进行刻蚀，以去除MIM电容区域外的顶层金属层，以制成MIM电容。本发明在完成底层金属层的沉积后，对底层金属层进行原位退火，使得底层金属层的应力在原位退火的过程中得以充分释放，在随后绝缘层沉积过程中底层金属层不会再释放应力，避免了底层金属层的显著变型，从而避免了凸包结构的产生。本发明使得所制造的2FF的MIM电容不易被击穿，可长时间稳定工作于较高电压下，并且节省了生产成本和工艺复杂性。51INTCL权利要求书1页说明书6页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书6页附图5页10申请公布号CN104037120ACN104037120A1/1。
3、页21一种MIM电容的制造方法，包括提供衬底；在所述衬底上沉积底层金属层；对所述底层金属层进行原位退火处理；在所述底层金属层上沉积绝缘层；在所述绝缘层上沉积顶层金属层；利用光刻手段在所述顶层金属层表面定义出MIM电容区域；对顶层金属层进行刻蚀，以去除MIM电容区域外的顶层金属层，以制成MIM电容。2根据权利要求1所述的MIM电容的制造方法，其特征在于所述底层金属层的材料为CU，所述绝缘层的材料为SIN，所述顶层金属层的材料为TA。3根据权利要求1所述的MIM电容的制造方法，其特征在于所述原位退火温度为350450，退火气氛为N2，退火时间为2040S。4根据权利要求1所述的MIM电容的制造方法。
4、，其特征在于所述MIM电容的容量为2FF。5根据权利要求1所述的MIM电容的制造方法，其特征在于，所述对顶层金属层进行刻蚀采用缩短主刻蚀时间并延长过刻蚀时间的方法。6根据权利要求1至5任一项所述的MIM电容的制造方法，其特征在于，在沉积底层金属层后，对所述底层金属层进行原位退火之前，还包括对所述底层金属层进行化学机械研磨CMP。7根据权利要求1至5任一项所述的MIM电容的制造方法，其特征在于所述衬底中具有前段工艺FOEL中形成的半导体器件。8根据权利要求1至5任一项所述的MIM电容的制造方法，其特征在于所述底层金属层采用物理气相沉积PVD、化学气相沉积CVD或者电镀方法进行沉积，所述顶层金属层。
5、采用物理气相沉积PVD、化学气相沉积CVD或者电镀方法进行沉积。9根据权利要求1至5任一项所述的MIM电容的制造方法，其特征在于所述绝缘层采用等离子体增强化学气相沉积PECVD方法进行沉积。权利要求书CN104037120A1/6页3MIM电容的制造方法技术领域0001本发明涉及半导体制造技术，特别涉及一种MIM（METALINSULATORMETAL，金属绝缘层金属）电容的制造方法。背景技术0002图1至图3示出了现有半导体芯片中的MIM电容的制造过程演化图。其中，如图1所示，首先在衬底1上沉积底层金属层201，其材料例如CU（铜）。然后，如图2所示，在底层金属层201上沉积绝缘层202，其。
6、材料例如SIN（氮化硅）。最后，如图3所示，在绝缘层202上沉积顶层金属层203，其材料例如CU。0003在WAT（WAFERACCEPTANCETEST，晶片允收测试）中，对于011UM和/或013UM工艺节点下的BEOL（BACKENDOFLINE，后段工艺）中所制造的容量为2FF（F法拉，电容单位，1FF1015F）的MIM电容的击穿率很高（大约为01），这使得MIM电容的可靠性下降，进而无法满足大规模生产的需要。0004为了寻找上述2FF的MIM电容击穿率高的原因，利用FA（FAILUREANALYSIS，故障分析）发现，在MIM电容中，底层金属层201（如CU材料）上形成有凸包（HI。
7、LLOCK）结构2011，如图4所示，该凸包结构2011会导致沉积于底层金属层201上的SIN材料的绝缘层202的厚度不均匀，位于底层金属层201的凸包结构2011之上的绝缘层202的厚度大约为100A（埃），而位于凸包结构2011以外的底层金属层201的其它部分之上的绝缘层202的厚度大约为300A。由于凸包结构2011的影响，造成了绝缘层202位于凸包结构2011之上部分的厚度小于绝缘层202的其它部分的厚度，这样，绝缘层202位于凸包结构2011之上的部分由于厚度更小，更易造成击穿，进而使得含有凸包结构2011的MIM电容的BV（BREAKDOWNVOLTAGE，击穿电压）降低，并且可使。
8、得含有凸包结构2011的MIM电容不能长时间工作于较高的电压下。0005通过分析发现，造成凸包结构2011产生的原因主要在于沉积绝缘层202时，由于环境温度过高、周围等离子体环境以及氢离子（H）在电场下的加速影响，加速了底层金属层201铜金属的应力释放，进而使得底层金属层201产生显著的变形，导致了大量凸包结构2011的产生。0006为避免上述2FF的MIM电容击穿率高，不能长时间工作于较高电压下的问题，FAB（晶圆代工厂）一般采用以下2种替代手段00071）利用10FF或者15FF的MIM电容以替代2FF的MIM电容进行芯片设计，这样可使得击穿电压（BV）能够达到20V，并且可长时间稳定工作。
9、，但是这将增加芯片面积，降低每片晶圆上所生产的芯片的数量，进而增加了制造成本。00082）针对2FF的MIM电容，采用2PLATE（2层板）结构的MIM电容以获得较高的击穿电压，该2PLATE结构的MIM电容的制造过程如下。0009如图5所示，在衬底1上依次沉积底层金属层201、绝缘层202和顶层金属层203，其中，衬底1为经过FEOL（FRONTENDOFLINE，前段工艺）所形成的衬底，该衬底1也可进说明书CN104037120A2/6页4一步经过了部分BEOL（BACKENDOFLINE，后段工艺）。0010之后，如图6所示，定义MIM电容区域，并进行针对顶层金属层203的刻蚀，以去除部。
10、分顶层金属层203和部分绝缘层202。该过程中需要进行光刻工艺，其中采用了定义顶层金属层203和绝缘层202刻蚀区域的光罩（MASK）。0011然后，如图7所示，进行针对底层金属层201的刻蚀，以去除部分底层金属层201，并形成2PLATE结构MIM电容。该过程也需要进行光刻工艺，其中采用了定义底层金属层201刻蚀区域的光罩（MASK）。0012为了在刻蚀过程中对衬底1进行保护，本领域技术人员依据现有技术，可以在沉积底层金属层201之前在衬底1上先沉积一层隔离层作为刻蚀底层金属层201时的阻挡层，同样，在光刻工艺中，本领域技术人员依据现有技术还可在进行光刻时，在光刻表面涂覆DARC（DIELE。
11、CTRICANTIREFLECTIVECOATING，电介质抗反射层）等。0013由上述介绍可以看出，2PLATE结构MIM电容的制造过程中会增加更多工艺步骤并使用更多光罩（MASK），这将使得制造成本上升，并且该2PLATE结构MIM电容中会采用金属AL（铝）作为底层金属层的材料，进而由于AL的应力会使得2PLATE结构MIM电容在X射线物相照片（TOPOGRAPH）中发现较差的结构。0014上述两种手段虽然可以绕开2FF的MIM电容的凸包结构2011所导致的击穿率高，难以长时间工作于较高的电压下的问题，但是大大的增加了生产成本和工艺复杂性。0015因此，在进行MIM电容的制造过程中尚需要新。
12、的手段，在不增加生产成本和工艺复杂性的同时，降低2FF的MIM电容的击穿率。发明内容0016有鉴于此，本发明提供一种MIM电容的制造方法，以降低MIM电容的击穿率，延长MIM电容的使用寿命。0017本申请的技术方案是这样实现的0018一种MIM电容的制造方法，包括0019提供衬底；0020在所述衬底上沉积底层金属层；0021对所述底层金属层进行原位退火处理；0022在所述底层金属层上沉积绝缘层；0023在所述绝缘层上沉积顶层金属层；0024利用光刻手段在所述顶层金属层表面定义出MIM电容区域；0025对顶层金属层进行刻蚀，以去除MIM电容区域外的顶层金属层，以制成MIM电容。0026进一步，所。
13、述底层金属层的材料为CU，所述绝缘层的材料为SIN，所述顶层金属层的材料为TA。0027进一步，所述原位退火温度为350450，退火气氛为N2，退火时间为2040S。0028进一步，所述MIM电容的容量为2FF。0029进一步，所述对顶层金属层进行刻蚀采用缩短主刻蚀时间并延长过刻蚀时间的方法。0030进一步，在沉积底层金属层后，对所述底层金属层进行原位退火之前，还包括说明书CN104037120A3/6页50031对所述底层金属层进行化学机械研磨CMP。0032进一步，所述衬底中具有前段工艺FOEL中形成的半导体器件。0033进一步，所述底层金属层采用物理气相沉积PVD、化学气相沉积CVD或者。
14、电镀方法进行沉积，所述顶层金属层采用物理气相沉积PVD、化学气相沉积CVD或者电镀方法进行沉积。0034进一步，所述绝缘层采用等离子体增强化学气相沉积PECVD方法进行沉积。0035从上述方案可以看出，本发明的MIM电容的制造方法中，在完成底层金属层的沉积后，并在所述底层金属层上沉积绝缘层之前，对所述底层金属层进行原位退火，使得底层金属层的应力在原位退火的过程中得以充分释放，在随后沉积绝缘层的过程中由于底层金属层的应力已经充分释放，便在绝缘层沉积过程中底层金属层不会再释放应力，进而避免了底层金属层的显著变型，从而避免了凸包结构的产生。同时，本发明对随后的顶层金属层的刻蚀过程进行了优化，相对减少。
15、了主刻蚀时间并增加了过刻蚀时间，在对顶层金属层的刻蚀之后，对于绝缘层来说达到了更好的形貌效果，进一步提升了所制成的MIM电容的性能。本发明的MIM电容的制造方法非常适合于2FF的MIM电容的制造，使得所制造的2FF的MIM电容不易被击穿，可长时间稳定工作于较高电压下，并且与现有的替代手段相比节省了生产成本和工艺复杂性。附图说明0036图1为现有制造MIM电容过程中在衬底上沉积底层金属层的结构示意图；0037图2为现有制造MIM电容过程中在底层金属层上沉积绝缘层的结构示意图；0038图3为现有制造MIM电容过程中在绝缘层上沉积顶层金属层的结构示意图；0039图4为现有MIM电容中的凸包结构示意图。
16、；0040图5为现有的2PLATE结构的MIM电容制造过程中的结构演化之一图；0041图6为现有的2PLATE结构的MIM电容制造过程中的结构演化之二图；0042图7为现有的2PLATE结构的MIM电容制造过程中的结构演化之三图；0043图8为本发明实施例的MIM电容的制造方法的流程图；0044图9为本发明实施例中在衬底上沉积底层金属层的结构示意图；0045图10为本发明实施例中对底层金属层进行原位退火处理的示意图；0046图11为本发明实施例中在底层金属层上沉积绝缘层的结构示意图；0047图12为本发明实施例中在绝缘层上沉积顶层金属层后的结构示意图；0048图13为本发明实施例中利用光刻手段。
17、在所述顶层金属层表面定义MIM电容区域的示意图；0049图14为本发明实施例中在所述顶层金属层表面所形成的图形化光刻胶的示意图；0050图15为本发明实施例中对顶层金属层进行刻蚀后的MIM电容结构示意图。具体实施方式0051为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。说明书CN104037120A4/6页60052如图8所示，本发明的MIM电容的制造方法主要包括0053提供衬底，在所述衬底上沉积底层金属层；0054对所述底层金属层进行原位退火处理；0055在所述底层金属层上沉积绝缘层；0056在所述绝缘层上沉积顶层金属层；0057利用光刻手。
18、段在所述顶层金属层表面定义出MIM电容区域；0058对顶层金属层进行刻蚀，以去除MIM电容区域外的顶层金属层，以制成MIM电容。0059以下结合图9至图13，对本发明的MIM电容的制造方法进行详细介绍。0060步骤A如图9所示，提供衬底1，在衬底1上沉积底层金属层201。0061本步骤A中，所提供的衬底1例如在芯片制造过程中，经过FEOL后所形成的衬底，其中具有前段工艺过程中形成基本半导体器件，例如CMOS（COMPLEMENTARYMETALOXIDESEMICONDUCTOR，互补金属氧化物半导体）晶体管等，衬底1也可进一步地经过了部分BEOL，可进一步具有后端工艺过程中形成的VIA（通孔。
19、）、金属互连线以及层间介质层等，在衬底1上所沉积底层金属层201可通过VIA（通孔）、CONTACT（接触孔）电连接于衬底1中的半导体器件。底层金属层201的材料为金属CU（铜），可通过例如PVD（PHYSICALVAPORDEPOSITION，物理气相沉积）、CVD（CHEMICALVAPORDEPOSITION，化学气相沉积）或者电镀等方法进行沉积制备。0062步骤B如图10所示，对底层金属层201进行原位退火（INSITUANNEAL）处理。0063本步骤B中，原位退火的温度为350450，退火气氛为N2（氮气），退火时间为2040S（SECOND，秒）。经过本步骤B的原位退火后，积累于。
20、底层金属层201的应力便可以获得充分释放，所以在随后沉积绝缘层202的过程中，底层金属层201不会再有应力释放以影响沉积绝缘层202之后底层金属层201和绝缘层202之间形貌的显著变化而产生凸包结构。0064结合现有的MIM电容的制造过程，在步骤A和步骤B之间还可增加对底层金属层201进行CMP（化学机械研磨）的过程。0065步骤C如图11所示，在底层金属层201上沉积绝缘层202。0066本步骤C中，绝缘层202的材料例如SIN（氮化硅），绝缘层202可采用PECVD（PLASMAENHANCEDCHEMICALVAPORDEPOSITION，等离子体增强化学气相沉积）方法。0067步骤D如。
21、图12所示，在绝缘层202上沉积顶层金属层203。0068本步骤D中，顶层金属层203的材料例如金属TA（钽），可采用例如PVD（PHYSICALVAPORDEPOSITION，物理气相沉积）、CVD（CHEMICALVAPORDEPOSITION，化学气相沉积）或者电镀等方法进行沉积制备。0069步骤E如图13所示，利用光刻手段在所述顶层金属层203表面定义出MIM电容区域。0070本步骤E中，在所述顶层金属层203表面涂覆光刻胶3，并利用光罩4对光刻胶3进行曝光处理以定义出MIM电容区域。其中，光罩4的图案为定义MIM电容区域的图案。曝光处理后，对光刻胶3进行显影处理，并去除非MIM电容区。
22、域的光刻胶，以完成定义MIM电容区域的光刻过程。经过步骤E之后，便将光罩4的图案转移至所述顶层金属层203表面的光刻胶3，即在顶层金属层203表面形成了定义MIM电容区域的光刻胶3的图案，如图14说明书CN104037120A5/6页7所示。之后便以保留于顶层金属层203表面的光刻胶3作为掩膜，执行对顶层金属层203的刻蚀，进而完成MIM电容的制造。0071步骤F对顶层金属层203进行刻蚀，以去除MIM电容区域外的顶层金属层203，以制成MIM电容，如图15所示。0072本步骤F是以经过步骤E之后形成于顶层金属层203表面并定义了MIM电容区域图案的光刻胶3作为掩膜，对顶层金属层203进行的刻。
23、蚀。本步骤F包括主刻蚀（ME，MAINETCH）阶段和过刻蚀（OE，OVERETCH）阶段。先对所述顶层金属层203进行主刻蚀，之后再对所述顶层金属层203进行过刻蚀。采用干法刻蚀手段，例如RIE（REACTIVEIONETCHING，反应离子刻蚀）方法。主刻蚀用于去除大部分所要刻蚀的材料，如本实施例中，对顶层金属层203的主刻蚀过程是要去除刻蚀区域中的大部分的顶层金属层203材料；而过刻蚀用于对经过主刻蚀之后的残留物进行去除，如本实施例中，对顶层金属层203的过刻蚀过程是去除刻蚀区域中经过主刻蚀阶段之后所残留的顶层金属层203材料。主刻蚀过程刻蚀速率较快，而过刻蚀的刻蚀速率相对较慢。因为主刻。
24、蚀的刻蚀速率较快，所以在主刻蚀过程中，会造成因为控制不当而使得顶层金属层203的刻蚀过多，进而导致其下部的绝缘层202也遭到过渡刻蚀，甚至暴露底层金属层201，进而影响刻蚀后绝缘层202以及底层金属层201的形貌。因此本实施例中，将现有工艺中的主刻蚀时间和过刻蚀时间进行调整，采用缩短主刻蚀时间并延长过刻蚀时间的方法。缩短主刻蚀时间后，经过主刻蚀阶段后的顶层金属层203会残留更多的顶层金属层材料，进而避免主刻蚀阶段对绝缘层202的破坏；进入过刻蚀阶段后，由于残留了更多的顶层金属层材料，因此需要延长过刻蚀时间，以对残留的顶层金属层材料进行去除，又因为过刻蚀的刻蚀速率相对较慢，这样便易于对过刻蚀进行。
25、控制，以保护刻蚀后所露出的绝缘层202的形貌，防止绝缘层202被过渡刻蚀，进而达到完美的刻蚀效果。对于不同机台，不同蚀刻条件，主刻蚀和过刻蚀的时间需要根据实际情况进行不同的调整。0073刻蚀过程中可以以光刻胶3作为阻挡层进行顶层金属层203的刻蚀，当刻蚀结束后，采用烧蚀等手段将剩余的光刻胶3去除。当然，本领域人员也可以依据本领域常用手段采用其它方式（如增加其它材料层作为阻挡层）进行顶层金属层203的刻蚀。0074作为一具体实施例，上述方法各步骤所制造的MIM电容的容量为2FF。当然，该方法也适用于其他容量MIM电容的制造。0075本发明的MIM电容的制造方法中，在完成底层金属层201的沉积后，。
26、并在底层金属层201上沉积绝缘层202之前，对底层金属层201进行原位退火，使得底层金属层201的应力在原位退火的过程中得以充分释放，在随后沉积绝缘层202的过程中由于底层金属层201的应力已经充分释放，便在绝缘层202沉积过程中底层金属层201不会再释放应力，进而避免了底层金属层201的显著变型，从而避免了凸包结构的产生。同时，本发明对随后的顶层金属层203的刻蚀过程进行了优化，相对减少了ME时间并增加了OE时间，在对顶层金属层203的刻蚀之后，对于绝缘层202来说可达到更好的形貌效果，进一步提升了所制成的MIM电容的性能。本发明的MIM电容的制造方法非常适合于2FF的MIM电容的制造，使得。
27、所制造的2FF的MIM电容不易被击穿，可长时间稳定工作于较高电压下，并且与现有的替代手段相比节省了生产成本和工艺复杂性。0076以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精说明书CN104037120A6/6页8神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。说明书CN104037120A1/5页9图1图2图3图4说明书附图CN104037120A2/5页10图5图6图7说明书附图CN104037120A103/5页11图8图9说明书附图CN104037120A114/5页12图10图11图12说明书附图CN104037120A125/5页13图13图14图15说明书附图CN104037120A13。