半导体器件及制造该半导体器件的方法.pdf

本发明提供了一种半导体器件及制造该半导体器件的方法，所述半导体器件具有供应大电流的第一通路和第一互连，其中具有第一通路和第一互连的第一表面是平坦的。该半导体器件具有：第一通路，其从第一衬底的第一表面穿透第一衬底；和第一互连，其掩埋在第一衬底的第一表面中且与至少一个第一通路的一端连接。第一通路具有倾斜部分，在该倾斜部分中，形成在第一通路的侧面和第一通路的底部之间的角度大于形成在第一互连的侧面和第一互连的底部之间的角度。

权利要求书一种半导体器件，包括：第一衬底；第一通路，所述第一通路从所述第一衬底的第一表面穿透所述第一衬底；和第一互连，所述第一互连掩埋在所述第一衬底的所述第一表面中，并与至少一个第一通路的一端连接，其中所述第一通路具有倾斜部分，在所述倾斜部分中形成在所述第一通路的侧面和所述第一通路的底部之间的角度大于形成在所述第一互连的侧面和所述第一互连的底部之间的角度。根据权利要求1所述的半导体器件，其中所述第一衬底具有第二互连，所述第二互连设置在与所述第一表面相反的第二表面之上，并且其中所述第一通路的另一端与所述第二互连连接。根据权利要求2所述的半导体器件，其中所述第一衬底具有第一层间绝缘膜，所述第一层间绝缘膜设置在所述第二表面之上，其中所述第二互连掩埋在所述第一层间绝缘膜中，其中所述第一通路穿透所述第一衬底，并且还穿透所述第一层间绝缘膜，并且其中所述第一通路的所述另一端与所述第二互连连接。根据权利要求2所述的半导体器件，其中所述第二互连是电源互连或接地互连。根据权利要求2至4中的任何一项所述的半导体器件，其中所述第一衬底具有第一凸块电极，所述第一凸块电极在与所述第一表面相反的第二表面之上与所述第二互连连接。根据权利要求2所述的半导体器件，进一步包括：第三互连，所述第三互连设置在所述第一衬底的所述第一表面之上，和第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上，其中所述第二互连借助于凸块与所述第三互连连接。根据权利要求2所述的半导体器件，进一步包括：第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上，和至少一个第三衬底，接合在所述第一衬底和所述第二衬底之间，其中所述第二衬底包括第三互连，所述第三互连设置到在所述第一衬底一侧上的第一表面上，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面，和第四互连，所述第四互连设置在与所述第三衬底的所述第一表面相反的所述第三衬底的第二表面之上，并且与所述第三通路的另一端连接，并且其中所述第三通路的所述一端或所述第四互连分别借助于凸块连接到所述第一衬底的所述第二互连或所述第二衬底的所述第三互连。根据权利要求2所述的半导体器件，进一步包括：第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上，其中第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面，和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，并且其中所述第二互连借助于凸块连接到所述第二通路的所述一端。根据权利要求2所述的半导体器件，进一步包括：第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上，和至少一个第三衬底，接合在所述第一衬底和所述第二衬底之间，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面，和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面，和第四互连，所述第四互连设置到所述第三衬底的与所述第一表面相反的第二表面之上，并且与所述第三通路的另一端连接，并且其中所述第三通路的所述一端或所述第四互连分别借助于凸块连接到所述第一衬底的所述第二互连或所述第二衬底的所述第二通路的所述一端。一种半导体器件，包括：第一衬底；第一层间绝缘膜，所述第一层间绝缘膜设置在所述第一衬底的第一表面之上；第一层间通路，所述第一层间通路穿透所述第一层间绝缘膜；和第一互连，所述第一互连掩埋在所述第一层间绝缘膜的表面中，并且与至少一个第一层间通路的一端连接，其中所述第一层间通路具有倾斜部分，在所述倾斜部分中形成在所述第一层间通路的侧面和所述第一层间通路的底部之间的角度大于形成在所述第一互连的侧面和所述第一互连的底部之间的角度。根据权利要求10所述的半导体器件，进一步包括：第二互连，所述第二互连掩埋在所述第一层间绝缘膜中，并且与所述第一层间通路的另一端连接。根据权利要求11所述的半导体器件，进一步包括：第一衬底通路，所述第一衬底通路从与所述第一表面相反的第二表面穿透所述第一衬底，并且在一端处与所述第二互连连接，并且在另一端处形成与所述第二表面相同的表面。根据权利要求12所述的半导体器件，进一步包括：第二衬底，所述第二衬底具有第三互连，所述第三互连设置在所述第一衬底一侧上的第一表面之上，并且所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上，其中所述第一衬底通路的所述另一端借助于凸块与所述第三互连连接。根据权利要求12所述的半导体器件，进一步包括：第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上；和至少一个第三衬底，所述第三衬底在所述第一衬底和所述第二衬底之间，其中所述第二衬底包括第三互连，设置在所述第一衬底一侧上的第一表面之上，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面；和第四互连，所述第四互连设置在与所述第三衬底的所述第一表面相反的所述第三衬底的第二表面之上，并且与所述第三通路的另一端连接，并且其中所述第三通路的所述一端或所述第四互连分别借助于凸块连接到所述第一衬底通路的所述另一端或所述第二衬底的所述第三互连。根据权利要求12所述的半导体器件，进一步包括：第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面，并且其中第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，并且其中所述第一衬底通路的所述另一端借助于凸块与所述第二通路的所述一端连接。根据权利要求12所述的半导体器件，进一步包括：第二衬底，所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上；和至少一个第三衬底，在所述第一衬底和所述第二衬底之间，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面；和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第一表面相同的表面；和第四互连，所述第四互连设置在与所述第一表面相反的第二表面之上，并且与所述第三通路的另一端连接，并且其中所述第三通路的所述一端或所述第四互连分别借助于凸块连接到所述第一衬底通路的所述另一端或所述第二衬底的所述第二通路的所述一端。根据权利要求6至9和13至16中的任何一项所述的半导体器件，其中所述第三互连是电源互连或接地互连。根据权利要求6、8、13和15中的任何一项所述的半导体器件，其中所述第一衬底包括逻辑电路，并且其中所述第二衬底包括存储器件，所述存储器件用于储存从所述逻辑电路传输的信号。根据权利要求7、9、14和16中的任何一项所述的半导体器件，其中所述第一衬底包括逻辑电路，并且其中所述第二衬底或所述第三衬底包括存储器件，所述存储器件用于储存从所述逻辑电路传输的信号。根据权利要求8、9、15和16中的任何一项所述的半导体器件，其中所述第二衬底包括第二凸块电极，所述第二凸块电极设置在与所述第一衬底相反的一侧上的表面之上，并与所述第三互连连接。根据权利要求1所述的半导体器件，其中所述第一衬底进一步包括第一凸块电极，所述第一凸块电极在所述第一表面之上与所述通路或所述第一互连连接。根据权利要求1所述的半导体器件，其中所述倾斜部分具有：形成在所述通路的侧面和所述通路的底部之间的角度为97度或更大且105度或更小，并且形成在所述第一互连的侧面和所述第一互连的底部之间的角度为90度或更大且95度或更小。根据权利要求1所述的半导体器件，其中内衬绝缘膜提供在所述通路内部的侧面上，并且在所述通路的一端处假定为a（nm）的膜厚度和在所述通路的另一端处假定为b（nm）的膜厚度满足关系：b‑a≥7。一种制造半导体器件的方法，包括：形成从第一衬底的第一表面穿透所述第一衬底的第一通路孔和形成与至少一个第一通路孔的一端连接的第一互连沟槽的蚀刻步骤；和在所述第一通路孔和所述第一互连沟槽中掩埋金属，由此形成第一通路和第一互连的金属掩埋步骤，其中在所述蚀刻步骤中，在所述第一通路孔中形成倾斜部分，在所述倾斜部分中在侧面和底部之间形成的角度大于在所述第一互连沟槽的侧面和所述第一互连沟槽的底部之间形成的角度。根据权利要求24所述的制造半导体器件的方法，进一步包括：在所述蚀刻步骤之前，在所述第一衬底中、在与所述第一表面相反的第二表面一侧上形成第二互连的步骤，其中在所述蚀刻步骤中，所述第一通路孔的另一端与所述第二互连连接。根据权利要求25所述的制造半导体器件的方法，进一步包括：制备在所述第一衬底一侧上的第一表面具有第三互连的第二衬底的步骤；和将所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中在所述接合步骤中，借助于凸块将所述第二互连与所述第三互连连接。根据权利要求25所述的制造半导体器件的方法，进一步包括：制备第二衬底和至少一个第三衬底的步骤；和将所述第三衬底和所述第二衬底顺序接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中所述第二衬底具有第三互连，所述第三互连设置在所述第一衬底一侧上的第一表面之上，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面；和第四互连，所述第四互连设置到所述第三衬底的与所述第一表面相反的第二表面之上，并且与所述第三通路的另一端连接，并且其中在所述接合步骤中，所述第三通路的所述一端或所述第四互连分别借助于凸块与所述第一衬底的所述第二互连或所述第二衬底的所述第三互连连接。根据权利要求25所述的制造半导体器件的方法，进一步包括：制备第二衬底的步骤；和将所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面；和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，并且其中在所述接合步骤中，所述第二互连借助于凸块与所述第二通路的所述一端连接。根据权利要求25所述的制造半导体器件的方法，进一步包括：制备第二衬底和至少一个第三衬底的步骤；和将所述第三衬底和所述第二衬底顺序接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面；和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面；和第四互连，所述第四互连设置到所述第三衬底的与所述第一衬底相反的第二表面之上并且与所述第三通路的另一端连接，并且其中所述第三通路的所述一端或所述第四互连分别借助于凸块与所述第一衬底的所述第二互连或所述第二衬底的所述第二通路的所述一端连接。一种制造半导体器件的方法，包括：在第一衬底的第一表面之上形成第一层间绝缘膜的步骤；形成穿透所述第一层间绝缘膜的第一层间通路孔并且形成与至少一个第一层间通路孔的一端连接的第一互连沟槽的蚀刻步骤；和在所述第一层间通路孔和所述第一互连沟槽中掩埋金属，由此形成第一层间通路和第一互连的金属掩埋步骤，其中在所述蚀刻步骤中，在第一层间通路孔中形成倾斜部分，在所述倾斜部分中，在所述第一层间通路孔的侧面和底部之间形成的角度大于所述第一互连沟槽的侧面和所述第一互连沟槽的底部之间形成的角度。根据权利要求30所述的制造半导体器件的方法，其中在形成所述第一层间绝缘膜的步骤中，在所述第一层间绝缘膜中形成第二互连，并且其中在所述蚀刻步骤中，所述第一层间通路孔的另一端与所述第二互连连接。根据权利要求31所述的制造半导体器件的方法，进一步包括：形成第一衬底通路，使得所述第一衬底通路从与所述第一表面相反的第二表面穿透所述第一衬底、在一端处与所述第二互连连接，并且在所述第二表面一侧上的另一端处形成与所述第二表面相同的表面的步骤。根据权利要求32所述的制造半导体器件的方法，进一步包括：制备在所述第一衬底一侧上的第一表面之上具有第三互连的第二衬底的步骤；和将所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中在所述接合步骤中，所述第一衬底通路的所述另一端借助于凸块与所述第三互连连接。根据权利要求32所述的制造半导体器件的方法，进一步包括：制备第二衬底和至少一个第三衬底的步骤；和将所述第三衬底和所述第二衬底顺序接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中所述第二衬底具有第三互连，所述第三互连设置在所述第一衬底一侧上的表面之上，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面；和第四互连，所述第四互连设置到所述第三衬底的与所述第一表面相反的第二表面之上并且与所述第三通路的另一端连接，并且其中在所述接合步骤中，所述第三通路的所述一端或所述第四互连分别借助于凸块与所述第一衬底通路的所述另一端或所述第二衬底的所述第三互连连接。根据权利要求32所述的制造半导体器件的方法，进一步包括：制备第二衬底的步骤；和将所述第二衬底接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的所述第一表面相同的表面；和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，并且其中在所述接合步骤中，所述第一衬底通路的所述另一端借助于凸块与所述第二通路的所述另一端连接。根据权利要求32所述的制造半导体器件的方法，进一步包括：制备第二衬底和至少一个第三衬底的步骤；和将所述第三衬底和所述第二衬底顺序接合到所述第一衬底的与所述第一表面相反的所述第二表面一侧上的接合步骤，其中所述第二衬底包括：第二通路，所述第二通路从在所述第一衬底一侧上的第一表面穿透所述第二衬底，并且在一端处形成与在所述第一衬底一侧上的第一表面相同的表面；和第三互连，所述第三互连设置在与所述第一衬底相反的一侧上，并且与所述第二通路的另一端连接，其中所述第三衬底包括：第三通路，所述第三通路从所述第三衬底的第一表面穿透所述第三衬底，并且在一端处形成与所述第三衬底的所述第一表面相同的表面；和第四互连，所述第四互连设置到所述第三衬底的与所述第一表面相反的第二表面之上并且与所述第三通路的另一端连接，并且其中在所述接合步骤中，所述第三通路的所述一端或所述第四互连分别借助于凸块与所述第一衬底通路的所述另一端或所述第二衬底的所述第二通路的所述一端连接。

说明书半导体器件及制造该半导体器件的方法
相关申请的交叉引用
将2011年7月7日提交的日本专利申请No.2011‑150612的公开，包括说明书、附图和摘要，全部通过参考结合在本文中。
技术领域
本发明涉及一种半导体器件及制造该半导体器件的方法。
背景技术
随着半导体器件集成度的增加，已提出了各种多层互连结构。
日本未审查专利公开No.2010‑045371描述了下面的贯通硅通路（Through Silicon Via：TSV）结构。TSV结构中的导电通路从衬底的上表面延伸到下表面并穿透衬底。此外，在导电通路的底部形成包括Ni和Co中至少一种的导电保护膜。此外，隔离聚合物绝缘膜形成至衬底的下表面同时与导电保护膜接触。描述了可以提出一种能够抑制半导体衬底应变的TSV结构。
此外，日本未审查专利公开No.2010‑080897描述了下面的半导体器件。第一半导体芯片和第二半导体芯片彼此接合。电极焊垫形成在第一半导体芯片的表面部分。贯通通路（through via）形成在第二半导体芯片中。印刻部分（engraved portion）形成在电极焊垫中且贯通通路的底部掩埋在印刻部分中。描述了可以增加贯通通路和电极焊垫之间的接合强度，由此增加了具有三维互连结构的半导体器件的机械强度。
此外，日本未审查专利公开No.2009‑302453（专利文献3）描述了下面的半导体器件。凹部形成至半导体芯片的背面。作为贯通硅通路一部分的背面互连焊垫和背面互连形成在凹部的内部。描述了可以确保芯片背面的平坦性以抑制在处理芯片时降低吸收力。
此外，日本未审查专利公开No.2009‑277927描述了下面的电路衬底。电路图案设置到衬底的一个表面。贯通硅通路填充到形成在衬底中的贯通孔（through hole）的内部，且在一端处被接合到电路图案。电路图案和贯通硅通路具有分别包含贵金属成分的区域且通过这些区域彼此接合。描述了这可以抑制在电路图案的表面上产生氧化物膜和在贯通孔中产生空隙。日本未审查专利公开No.2009‑277927在图1中描述了，贯通通路具有1或更大的深度‑底部深宽比。
此外，日本未审查专利公开No.2009‑010312描述了下面的堆叠封装。设置第一和第二半导体芯片使得接合焊垫形成表面彼此相对。多个TSV形成在第一和第二半导体芯片中。多个互连形成在第一和第二半导体芯片的接合焊垫形成表面上以便连接TSV和接合焊垫。描述了可以抑制在制造过程中产生的晶片和半导体芯片的应变和破裂。
此外，日本未审查专利公开No.2009‑004722描述了一种制造半导体封装的方法，包括：去除半导体芯片的下表面使得贯通硅通路的底部从半导体芯片突出的步骤。描述了可以简化堆叠型半导体封装的制造步骤，由此降低了制造成本。
此外，日本未审查专利公开No.平08（1996）‑255797描述了一种制造半导体衬底的方法，如下所述。首先，在第一硅衬底的一个主表面中形成沟槽。然后，在沟槽的内部形成金属层。然后，通过热处理使金属层的至少一部分硅化。然后，使一个主表面平坦化。然后，使第一硅衬底的这一个主表面和第二硅衬底接合。描述了一种可以以低成本提供在衬底中具有低电阻的硅化物掩埋层和较少缺陷的半导体器件。
发明内容
在上面描述的日本未审查专利公开No.2010‑045371至日本未审查专利公开No.平08（1996）‑255797中，没有对形成通路孔（via hole）和互连沟槽以及然后通过镀覆法同时在通路孔和互连沟槽中掩埋金属的方法进行研究。
在形成通路孔和互连沟槽之后掩埋金属的步骤中，本发明人已经发现，通过镀覆法同时在通路孔和互连沟槽中掩埋金属时会产生以下问题。虽然通路孔具有高的深宽比，但互连沟槽浅且具有低的深宽比。因此，当通过镀覆法同时掩埋金属时，在互连沟槽中掩埋金属早于在通路孔中掩埋金属，且互连沟槽上的金属以升高的形状填充。如上所述，由于其中掩埋了金属的衬底的表面缺乏平坦性，所以已经发现了在CMP（化学机械抛光）步骤中不可能均匀抛光的问题。
第一方面，本发明提供了一种半导体器件，包括：第一衬底；第一通路，其从第一衬底的第一表面穿透第一衬底；和第一互连，其掩埋在第一衬底的第一表面中且与至少一个第一通路的一端连接，其中第一通路具有倾斜部分，在该倾斜部分中在第一通路的侧面和第一通路的底部之间形成的角度大于在第一互连的侧面和第一互连的底部之间形成的角度。
第二方面，本发明提供了一种半导体器件，包括：第一衬底；第一层间绝缘膜，其设置在第一衬底的第一表面之上；第一层间通路，其穿透第一层间绝缘膜；和第一互连，其掩埋在第一层间绝缘膜的表面中且与至少一个第一层间通路的一端连接，其中第一层间通路具有倾斜部分，在该倾斜部分中在第一层间通路的侧面和第一层间通路的底部之间形成的角度大于在第一互连的侧面和第一互连的底部之间形成的角度。
第三方面，本发明提供了一种制造半导体器件的方法，包括：形成从第一衬底的第一表面穿透第一衬底的第一通路孔并且形成与至少一个第一通路孔的一端连接的第一互连沟槽的蚀刻步骤，和在第一通路孔和第一互连沟槽中掩埋金属，由此形成第一通路和第一互连的金属掩埋步骤，其中在蚀刻步骤中，在第一通路孔中形成了倾斜部分，在该倾斜部分中在侧面和底部之间形成的角度大于在第一互连沟槽的侧面和第一互连沟槽的底部之间形成的角度。
第四方面，本发明提供了一种制造半导体器件的方法，包括：在第一衬底的第一表面之上形成第一层间绝缘膜的步骤，形成穿透第一层间绝缘膜的第一层间通路孔并且形成与至少一个第一层间通路孔的一端连接的第一互连沟槽的蚀刻步骤，和在第一层间通路孔和第一互连沟槽中掩埋金属，由此形成第一层间通路和第一互连的金属掩埋步骤，其中在蚀刻步骤中，在第一层间通路孔中形成倾斜部分，在该倾斜部分中在侧面和底部之间形成的角度大于第一互连沟槽的侧面和第一互连沟槽的底部之间形成的角度。
根据本发明，第一通路（第一层间通路）具有倾斜部分，在该倾斜部分中在第一通路（第一层间通路）的侧面和底部之间形成的角度大于第一互连的侧面和底部之间形成的角度。因此，在随后的金属掩埋步骤中在第一通路孔中的金属掩埋速率比在第一互连沟槽中的金属掩埋速率增加更多。然后，在掩埋金属之后，可以将第一衬底的第一表面平坦化，并且进一步地，在CMP中均匀地平坦化。因此，能够提供一种半导体器件，其具有用于供应大电流的第一通路（第一层间通路）和第一互连，并且其中形成有第一通路（第一层间通路）和第一互连的第一表面是平坦的。
本发明可以提供一种半导体器件，其具有用于供应大电流的第一通路和第一互连，其中形成有第一通路和第一互连的第一表面是平坦的。
附图说明
图1是示出根据第一实施例的半导体器件构造的横截面图，其中
图1A是沿着随后将要描述的图2中的A‑A'线的横截面图，
图1B是沿着图1A中的B‑B'线的横截面图，和
图1C是沿着图1A中的C‑C'线的横截面图；
图2是示出根据第一实施例的半导体器件构造的平面图，
图3是图1A中的半导体器件的放大横截面图；
图4是示出第一通路或第一互连中的侧面和底部之间形成的角度与金属掩埋速率的关系的图；
图5是图1B中的第一通路的放大横截面图；
图6是用于说明第一实施例的效果的图，其中
图6A是示出制备第一衬底的步骤的图，和
图6B是示出形成第一通路孔的步骤的图；
图7是用于说明制造根据第一实施例的半导体器件方法的横截面图，其中
图7A是示出制备抗蚀剂膜的步骤的图，和
图7B是示出图7A之后的步骤的图；
图8是用于说明制造根据第一实施例的半导体器件方法的横截面图，其中
图8A是示出形成第一通路孔和第一互连沟槽的步骤的图，
图8B是沿着图8A中的B‑B线的图，和
图8C是沿着图8A中的C‑C线的图；
图9是用于说明制造根据第一实施例的半导体器件方法的横截面图，其中
图9A是示出形成内衬绝缘膜的步骤的图，和
图9B是示出形成阻挡金属层的步骤的图；
图10是用于说明制造根据第一实施例的半导体器件方法的横截面图，其中
图10A是示出掩埋金属的步骤的图，和
图10B是示出形成第一凸块电极的步骤的图；
图11是示出根据第二实施例的半导体器件构造的横截面图；
图12是示出根据第三实施例的半导体器件构造的横截面图；
图13是示出根据第四实施例的半导体器件构造的横截面图；
图14是示出根据第五实施例的半导体器件构造的横截面图；
图15是示出根据第六实施例的半导体器件构造的横截面图；
图16是示出根据第七实施例的半导体器件构造的横截面图；
图17是示出根据第八实施例的半导体器件构造的横截面图；和
图18是示出根据第九实施例的半导体器件构造的横截面图。
具体实施方式
将参考附图描述本发明的优选实施例。贯穿附图，相同的构成要素带有相同的附图标记，有时省略其描述。
第一实施例
将参考图1至图5描述根据第一实施例的半导体器件10。首先，图1是示出根据第一实施例的半导体器件10的构造的图。图1A是沿着随后将要描述的图2中的A‑A'线的横截面图。图1B是沿着图1A中的B‑B'线的横截面图。图1C是沿着图1A中的C‑C'线的横截面图。半导体器件10具有以下构造。半导体器件10具有第一衬底100、从第一衬底100的第一表面一侧穿透第一衬底100的第一通路420、掩埋在第一衬底100的第一表面中且与第一通路420的至少一个的一端连接的第一互连440。此外，第一通路420具有倾斜部分，在该倾斜部分中第一通路420的侧面和第一通路420的底部之间形成的角度θ1比第一互连440的侧面和第一互连440的底部之间形成的角度θ2大。将进行更具体的描述。
如图1A所示，形成从第一衬底100的第一表面穿透第一衬底100的第一通路420。例如，第一衬底100为硅衬底。
“第一通路420”指的是包括随后将要描述的阻挡金属层540和通过镀覆在阻挡金属层540中掩埋的金属560的互连通路。“第一通路420”不包括内衬绝缘膜520。
此外，第一互连440掩埋在第一衬底100的第一表面中且与第一通路420的至少一个的一端连接。
本文中提到的“第一互连440”指的是包括随后将要描述的阻挡金属层540和通过镀覆在阻挡金属层540内部掩埋的金属560的互连。“第一互连440”不包括内衬绝缘膜520。
例如，第一互连440是在半导体器件10被安装在印刷布线板（未示出）等之上时用于使从该印刷布线板（未示出）等提供的大电流流动。此外，第一互连440通过第一通路420将电流提供到诸如随后将要描述的第二互连600的电源互连或接地互连。
第一互连440的高度（深度）为5μm或更大且100μm或更小，且可以将大电流提供到第一互连440。
通过在形成在第一衬底100中的第一通路孔430和第一互连沟槽450中掩埋金属560，形成第一通路420和第一互连440。在图1中，第一通路孔430示出为在制造步骤中形成在内衬绝缘膜520和第一衬底100之间的界面上。此外，第一互连沟槽450也示出为在制造步骤中形成在内衬绝缘膜520和第一衬底100之间的界面上。后面将具体描述包括金属掩埋步骤的制造方法。
内衬绝缘膜520形成在第一通路孔430的侧面和第一互连沟槽450的侧面和底部。即，形成内衬绝缘膜520，使得在第一通路420和第一互连440当中，除了第一通路420的底部之外，该内衬绝缘膜520与第一通路420的侧面以及第一互连440的底部和侧面接触。内衬绝缘膜520例如是由SiO2、SiN、SiCN、SiON和SiC中的一种形成的膜，或者是包括它们的堆叠膜。此外，内衬绝缘膜520的厚度例如为20nm或更大且200nm或更小。
此外，在第一通路420和第一互连440内部的侧面和底部上，形成阻挡金属层540。阻挡金属层540例如由Ta、TaN、Ti、TiN、Mn、CoWP、Co、NiB、W或Al形成。阻挡金属层540的厚度例如为20nm或更大且250nm或更小。
此外，金属560通过镀覆法掩埋在阻挡金属层540内部。金属560例如包括Cu、Al、W、Ti、TiN、Ta、TaN、Mn、或Co，或者这些金属的合金。
如上所述，阻挡金属层540没有形成在第一通路420和第一互连440之间的界面上，并且金属560连续形成在第一通路420和第一互连440中。
此外，与第一通路420或第一互连440连接的第一凸块电极700设置在第一衬底100的第一互连440之上。第一凸块电极700例如形成在第一通路420的正上方。第一凸块电极700的材料例如包括Sn、Sn‑Ag、Sn‑Ag‑Cu、Au等。由此，第一衬底100可以经由第一表面的第一凸块电极700安装到印刷布线板等。
第一衬底100在与形成有第一互连440等的第一表面相反的第二表面上具有第二互连600。此外，第一通路420的另一端与第二互连600相连接。第二互连600没有具体限制，只要它是形成在第一衬底100的第二表面之上的互连。在图1中，第二互连600是形成在第一层间绝缘膜200中的互连。替代地，第二互连600还可以是形成为不借助于第一层间绝缘膜200等而在第一衬底100的第二表面正上方接触的互连（未示出）。由此，电流可以从第一衬底100的第一表面提供到第二互连600等。
在第一实施例中，半导体器件300形成在第一衬底100的与第一表面相反的第二表面一侧上。将在下文中具体描述半导体器件300。
在第一实施例中，第一层间绝缘膜200设置在第一衬底100的第二表面之上。第一层间绝缘膜200也可以是多层结构。第一层间绝缘膜200例如包括：SiO2、SiN、SiON、SiOC、SiOCH、SiCOH或SiOF。上述第二互连600掩埋在第一层间绝缘膜200的最上层中。
此外，与半导体器件300连接的接触（例如，后面将要描述的接触620）和借助于接触620连接到半导体器件300的局部互连660形成在第二表面一侧上。此外，形成用于将局部互连660彼此连接、将局部互连660和局部互连680彼此连接以及将局部互连680和第二互连600彼此连接的通路（无附图标记）。第二互连600称为“全局互连”。
第一通路420穿透第一衬底100，并且还部分穿透第一层间绝缘膜200。如上所述，第一通路420的另一端与第二互连600连接。通过形成了局部互连660和局部互连680的第一层间绝缘膜200，第一通路420可以与第二互连600连接。
第二互连600例如是设置在第一衬底100中用于向半导体器件300等提供电流的电源互连或者接地互连。如上所述，第二互连600与第一通路420的另一端连接，并且可以提供大电流。
此外，如图1B所示，第一通路420具有倾斜部分（无附图标记）。第一通路420中用于形成倾斜部分的位置没有限制。然而，该倾斜部分优选至少形成为第一通路420中的一对相对侧面。倾斜部分优选形成为与第一通路420的底部接触的部分，以便第一通路420的上层预先更早掩埋，使得在第一通路420的下层中不形成空隙。在该实施例中，在与第一互连440的延伸方向垂直的方向上，为第一通路420的整个相对侧面形成倾斜部分。
在上述倾斜部分中，形成在第一通路420的侧面和第一通路420的底部之间的角度大于形成在第一互连440的侧面和第一互连440的底部之间的角度。在图1B所示的倾斜部分中，形成在第一通路420的侧面和第一通路420的底部之间的、假设为θ1的角度，与形成在第一互连440的侧面和第一互连440的底部之间的、假定为θ2的角度，满足关系：θ1＞θ2。形成在第一通路420的侧面和底部之间的角度θ1与形成在后面将要描述的第一通路孔430的侧面和底部之间的角度θ1对应。此外，形成在第一互连440的侧面和底部之间的角度θ2与形成在后面将要描述的第一互连沟槽450的侧面和底部之间的角度θ2对应。虽然取决于内衬绝缘膜520的厚度，各个角度θ1和θ2是不同的，但是厚度对角度的影响不大。由此，在后面将要描述的金属掩埋步骤中，第一通路孔430中金属的掩埋速率可以比第一互连沟槽450的金属掩埋速率增加更多。
然后，参考图2，将说明平面图中的半导体器件10的构造。图2是示出根据第一实施例的半导体器件的构造的平面图。在图2的平面图中，因为在第一衬底100的第一表面一侧上观察，所以没有示出第一凸块电极700。
在平面图中，第一通路420每个都形成为圆环形状。第一通路420形成为在第一通路420的另一端与第二互连600等接触的部分上具有在金属560处与第二互连600等电连接的底部。即，不期望第一通路420沿着倾斜部分渐缩且在与第二互连600等接触的部分上被内衬绝缘膜520绝缘。从而，根据第一通路420的穿透长度而将在第一衬底100的第一表面一侧上的第一通路420的直径确定为最佳尺寸。具体地，第一通路420的直径例如为1μm或更大且8μm或更小。
此外，可以独立地形成第一通路420，而在一端处没有与第一互连440连接。这样的第一通路420用于与印刷布线板（未示出）等直接连接。
第一互连440例如是用于提供大电流的互连。从而，以比与半导体器件300等相连接的局部互连660或局部互连680更大的高度和宽度形成第一互连440。具体地，第一互连440的高度为5μm或更大，且50μm或更小。第一互连440的宽度大于第一通路420的直径且小于第一通路420的直径的四倍。具体地，宽度为1μm或更大且12μm或更小。由此，通过第一互连440可以提供大电流。另一方面，当第一互连440的宽度超过上限时，CMP步骤中的碟陷不可忽略。
然后，参考图3，将描述半导体器件300。图3是图1A中的半导体器件300的放大横截面图。图3相对图1A上下颠倒。
如图3所示，半导体器件300例如是MOSFET（金属氧化物半导体场效应晶体管）。半导体器件300还可以是电阻、电容、电感等。将对于半导体器件300为MOSFET的情况进行描述。
如图3所示，器件隔离区310形成在第一衬底100中。注入有杂质的源区322和漏区324在器件隔离区310的开口部分靠近第一衬底100的第二表面处形成。
栅绝缘膜342形成在位于源区322和漏区324之间的沟道区域（未示出）之上。此外，栅电极344形成在栅绝缘膜342之上。此外，侧壁绝缘膜346形成在栅绝缘膜342和栅电极344的两侧上。
此外，栅电极344借助于接触620连接到第二互连600。虽然图3示出了栅电极344与互连600连接的实例，但是要与源区322连接的源电极（未示出）、要与漏区324连接的漏电极（未示出）等，还可以借助于与接触620相同的接触（未示出）、局部互连（未示出）和通路（未示出）与第二互连600连接。
实际上，多个与图3中的半导体器件相同的半导体器件300形成在图1A中没有示出的区域中，以形成逻辑电路或存储器件的电路等。
然后，参考图4，将描述形成在第一通路420的侧面和第一通路420的底部之间的角度θ1和形成在第一互连440的侧面和第一互连440的底部之间的角度θ2的最佳范围。图4是示出形成在通路或互连的侧面和底部之间的角度与金属掩埋速率之间的关系的曲线图。
在图4中，不管具体是第一通路420还是第一互连440，形成在第一衬底100中的通路或互连沟槽的侧面和底部之间的角度通常被定义为θ（对应于图1B中的θ1、θ2），并且横坐标表示180‑θ（在曲线图中单位为“°”，在下文中，角度表示为“度”）。纵坐标表示当在通路或互连沟槽中掩埋金属时的掩埋速率。
如图4所示，金属掩埋速率相对180‑θ单调递减。换句话说，金属掩埋速率随着形成在第一通路420和第一互连440的侧面和底部之间的角度θ的增加而增加。
此外，如图4所示，以180‑θ的83度作为分界，对于金属掩埋速率存在速率不同的两个区域。一个金属掩埋速率高的区域称为α区域，并且另一个金属掩埋速率低的区域称为β区域。在α区域中，180‑θ为83度或更小；而在β区域中，180‑θ为83度或更大且90度或更小。
如上所述，第一通路420具有倾斜部分，在该倾斜部分中形成在第一通路420的侧面和第一通路420的底部之间的角度θ1大于形成在第一互连440的侧面和第一互连440的底部之间的角度θ2。由此，在后面将要描述的金属掩埋步骤中，第一通路孔430中的金属掩埋速率可以比第一互连沟槽450中的金属掩埋速率增加更多。
因此，优选的是，在倾斜部分中形成在第一通路420的侧面和第一通路420的底部之间的角度θ1在α区域，而形成在第一互连440的侧面和第一互连440的底部之间的角度θ2在β区域。在这种情况下，由于可以使第一通路420中的掩埋速率高于第一互连440中的掩埋速率，所以可以使第一通路420中的掩埋时间和第一互连440中的掩埋时间更接近。因此，能够防止第一互连440比第一通路420更早掩埋以及防止第一互连440的上表面比第一通路420的上表面升高更多。
即，180‑θ1为75度或更大且83度或更小，并且180‑θ2为85度或更大且90度或更小。更优选，180‑θ1为79度或更大且83度或更小，并且180‑θ2为85度或更大且87度或更小。
换句话说，在倾斜部分中形成在第一通路420的侧面和第一通路420的底部之间的角度θ1为97度或更小且105度或更大，并且形成在第一互连440的侧面和第一互连440的底部之间的角度θ2为90度或更大且95度或更小。更优选地，在倾斜部分中形成在第一通路420的侧面和第一通路420的底部之间的角度θ1为97度或更大且101度或更小，并且形成在第一互连440的侧面和第一互连440的底部之间的角度θ2为93度或更大且95度或更小。
当角度θ1和θ2在上述范围内时，可以使第一互连沟槽450中的金属掩埋速率更低，且可以使第一通路孔430中的掩埋速率更高。将角度θ1限定为105度或更小是因为，否则，在平面图中被倾斜部分占据的范围加宽，结果，第一通路420中在底部处的面积减小。另一方面，将角度θ2限定为90度或更大是因为，否则，在反锥形形状中，不仅金属掩埋速率极大降低，而且可能形成空隙。
然后，参考图5，将描述内衬绝缘膜520。图5是图1B中所示通路的放大横截面图。
如图5所示，内衬绝缘膜520设置在第一衬底100和阻挡金属层540之间。在内衬绝缘膜520中，在第一通路420的一端上的厚度a（nm）和在第一通路420的另一端上的厚度b（nm）满足关系：b‑a≥7。
当第一通路420是独立的，而没有与第一互连440连接时，本文提到的“第一通路420的一端”指的是第一通路420限定与第一衬底100的上表面相同的表面的部分。另一方面，当第一通路420与第一互连440连接时，该一端指的是第一通路420与第一互连440连接的部分。
当第一通路420与第二互连600连接时，本文提到的“第一通路420的另一端”指的是第一通路420与第二互连600接触的部分。
针孔倾向于形成在第一通路420的另一端（在底部一侧上）上的内衬绝缘膜520中。当针孔形成时，第一通路420与第一衬底100短路，导致绝缘失效。此外，诸如第一通路420的金属560的移动，也能够使绝缘失效。因此，如上所述，通过限定内衬绝缘膜520的厚度的构造，在第一通路420的另一端上形成了没有针孔的致密的内衬绝缘膜520。因此，可以抑制上述的绝缘失效。
在第一衬底100和第一层间绝缘膜200之间的界面上，第一通路420的侧面上的角度可以变化。如上所述，在第一衬底100一侧上，形成在第一通路420的侧面和第一通路420的底部之间的角度θ1，和第一层间绝缘膜200一侧上，形成在第一通路420的侧面和第一通路420的底部之间的角度θ1在97度或更大且105度或更小的范围内是足够的。在后面将要描述的用于形成通路孔（422）的蚀刻步骤中，在第一衬底100和第一层间绝缘膜200之间，蚀刻速率可能不同。即使当角度θ1在第一衬底100和第一层间绝缘膜200之间的界面上改变时，只要角度在上述范围内，就可以获得该实施例的效果。
然后，参考图6至图10，将描述制造根据第一实施例的半导体器件的方法。制造根据第一实施例的半导体器件的方法包括下面的步骤。首先，从第一衬底100的第一表面形成穿透第一衬底100的第一通路孔430，并且形成与至少一个或多个第一通路孔430的一端连接的第一互连沟槽450（在下文中称为蚀刻步骤）。然后，通过在第一通路孔430和第一互连沟槽450中掩埋金属560，形成第一通路420和第一互连沟槽440（在下文中称为金属掩埋步骤）。在蚀刻步骤中，在第一通路孔430中形成倾斜部分，在该倾斜部分中形成在第一通路孔430的侧面和底部之间的角度θ1大于形成在第一互连沟槽450的侧面和第一互连沟槽450的底部之间的角度θ2。下面将详细描述。
首先，如图6A所示，制备第一衬底100，其中在第二表面一侧上形成半导体器件300、局部互连660、局部互连680等。在下面的图中，没有示出用于局部互连660和局部互连680的附图标记。
在后面将要描述的蚀刻步骤之前，在第一衬底100中的与第一表面相反的第二表面一侧上形成第二互连600。如图6A所示，第二互连600可以形成为掩埋在第一互连绝缘膜200中。
然后，在第一衬底100的第一表面之上沉积抗蚀剂膜800。然后，通过曝光和显影，对抗蚀剂膜800形成用于形成第一通路孔430的开口。
然后，如图6B所示，通过RIE（反应离子蚀刻），形成从第一衬底的第一表面穿透第一衬底100的第一通路孔430。在这种情况下，穿透第一衬底100并蚀刻第一层间绝缘膜200的一部分，形成了第一通路孔430。通过重复蚀刻和清洗形成第一通路孔430。具体地，将蚀刻和清洗重复8次或更多。
在这种情况下，在没有达到第二互连600的范围内形成了第一通路孔430。这可以抑制在抗蚀剂膜800灰化步骤中第二互连600的氧化。
在蚀刻步骤中，倾斜部分的中间形状形成为第一通路孔430，在该倾斜部分中形成在侧面和底部之间的角度θ1大于形成在后面将要描述的第一互连沟槽450的侧面和第一互连沟槽450的底部之间的角度θ2。只要在蚀刻第一互连沟槽450之后形成上述倾斜部分的形状就足够了。即，不必在该阶段总形成上述倾斜部分。因而，倾斜部分的中间形状形成为第一通路孔430，以便在后面将要描述的蚀刻步骤之后的形状给出期望的形状。
然后，通过灰化移除抗蚀剂膜800。
然后，如图7A所示，在第一通路孔430内部掩埋抗蚀剂膜800。在这种情况下，由于在图7A中抗蚀剂膜800实际还形成在第一衬底100之上，所以通过回蚀刻使抗蚀剂膜800平坦化。可以不执行回蚀刻。
如图7B所示，在第一衬底100的第一表面之上沉积抗蚀剂膜800。然后，通过曝光和显影在第一衬底100之上的抗蚀剂膜800中形成用于形成第一互连沟槽450的开口。
然后，如图8A所示，通过RIE蚀刻第一衬底100，由此形成在第一互连沟槽450中蚀刻到中间部分的中间沟槽（未示出）。然后，通过灰化移除抗蚀剂膜800。然后，通过回蚀刻整个表面来蚀刻第一通路孔430直到其与第二互连600接触。由此，第一通路孔430的另一端与第二互连600连接。同时，第一互连沟槽450中蚀刻到中间部分的中间沟槽（未示出）被进一步蚀刻到第一互连沟槽450的期望深度。
然后，如图8B和图8C所示，在该蚀刻步骤中，在第一通路孔430中形成倾斜部分，在该倾斜部分中形成在第一通路孔430的侧面和底部之间的角度θ1大于形成在后面将要描述的第一互连沟槽450的侧面和第一互连沟槽450的底部之间的角度θ2。
如图8B所示，该倾斜部分形成为使得形成在第一通路420的侧面和第一通路420的底部之间的角度θ1为例如97度或更大且105度或更小。因此，在后面描述的金属掩埋步骤中，可以使第一通路孔430中金属560的掩埋速率高于第一互连沟槽450中的金属掩埋速率。
如图8C所示，第一互连沟槽450形成为使得形成在第一互连沟槽450的侧面和第一互连沟槽450的底部之间的角度θ2为例如90度或更大且97度或更小。因此，可以使第一互连沟槽450中的金属560的掩埋速率低于第一通路孔430中的金属掩埋速率。
如上所述，在形成第一通路孔430之后，形成了第一互连沟槽450（以上是蚀刻步骤）。如果先形成第一互连沟槽450，在蚀刻第一通路孔430时，就很难保持第一互连沟槽450的形状为上述角度。因而，通过先形成第一通路孔430，可以很容易地形成上述形状的第一通路孔430和第一互连沟槽450。
然后，如图9A所示，在第一通路孔430和第一互连沟槽450内部的侧面和底部上以及在第一衬底100上形成内衬绝缘膜520。在该步骤中，通过CVD（化学气相沉积）或第一衬底100的热氧化，形成内衬绝缘膜520。
由于第一通路孔430具有高深宽比，所以内衬绝缘膜520倾向于在第一通路孔430的一端形成大厚度而在另一端形成更小厚度。在该实施例中，对第一通路孔430形成倾斜部分，使得形成在第一通路孔430的侧面和底部之间的角度θ1大于形成在第一互连沟槽450的侧面和第一互连沟槽450的底部之间的角度θ2。由此，在第一通路孔430的另一端处的侧壁上内衬绝缘膜520也可以沉积成大厚度。
然后，通过回蚀刻，去除在第一通路孔430底部上，即，在第一通路孔430与第二互连600接触的部分上的内衬绝缘膜520。由此，在第一通路孔430内部暴露第二互连600。
如图5所示，内衬绝缘膜520形成为使得内衬绝缘膜520在第一通路420的一端上的厚度a（nm）和在第一通路420的另一端上的厚度b（nm）满足关系：b‑a≥7。
然后，如图9B所示，通过溅射，在第一通路孔430的底部上，在被内衬绝缘膜520覆盖的第一通路孔430的侧面上和第一互连沟槽450的侧面和底部上，以及在第一衬底100上，形成阻挡金属层540。
然后，如图10A所示，通过镀覆法，在第一通路孔430和第一互连沟槽450内部掩埋金属560。优选地，作为镀覆条件，温度为20℃或更高且30℃或更低，电流值为3A或更大且20A或更小。由此，可以再现图4所示的掩埋速率。
如上所述，通过调节第一通路孔430和第一互连沟槽450的形状，使进入第一通路孔430的金属560的掩埋速率更高，并且另一方面，使进入第一互连沟槽450的金属560的掩埋速率更低。因而，在镀覆之后，在第一衬底100的第一表面上，在第一通路孔430正上方的部分和第一互连沟槽450正上方的部分之间，不存在不均匀性的大的差异，并且不对随后的CMP步骤给予不期望的影响。
然后，通过CMP在第一表面一侧上平坦化第一衬底100。通过上述过程，形成了第一通路420和第一互连440（以上是金属掩埋步骤）。
如图10B所示，在第一衬底100的第一互连440之上形成了与第一通路420或第一互连440连接的第一凸块电极700。在该实施例中，第一凸块电极700形成在第一通路420的正上方。
如上所述，获得了根据该实施例的半导体器件10。
然后，将描述第一实施例的效果。
根据该实施例，第一通路420具有倾斜部分，在该倾斜部分中形成在第一通路420的侧面和底部之间的角度θ1大于形成在第一互连440的侧面和底部之间的角度θ2。在随后的金属掩埋步骤中，与第一互连沟槽450中的金属掩埋速率相比，可以增加第一通路孔430中的金属560的掩埋速率。即，可以使第一通路420的掩埋时间接近在第一互连440中的掩埋时间。因而，在掩埋金属560之后可以平坦化第一衬底100的第一表面，这可以在CMP中进一步均匀地平坦化。
因此，该实施例可以提供一种半导体器件10，其具有用于提供大电流的第一通路420和第一互连440并且具有平坦的第一表面，其中该第一表面处形成了第一通路420和第一互连440。
第二实施例
图11是示出根据第二实施例的半导体器件10的构造的横截面图。除了与第二互连600连接的第一凸块电极700提供在第一衬底100的第二表面之上之外，第二实施例与第一实施例相同。将具体地描述第二实施例。
如图11所示，电极焊垫640在第二表面一侧上形成在第一衬底100的第二互连600之上。例如，电极焊垫640由Al形成。
此外，保护膜（未示出）、聚酰亚胺膜（未示出）等形成在电极焊垫640的外围表面上。它们两者示出为第一层间绝缘膜200的一部分。
此外，第一凸块电极700形成在电极焊垫640上。对于第二表面一侧上的第一凸块电极700，可以使用与第一表面一侧的第一凸块电极700相同的材料。然而，第二表面一侧上的第一凸块电极700也可以由如下材料形成：用于该材料的安装温度与用于第一表面一侧上的第一凸块电极700的安装温度不同。此外，在第二表面一侧上的第一凸块电极700也可以是接合线。
根据第二实施例，与第二互连600连接的第一凸块电极700形成到第一衬底的与第一表面相反的第二表面上。这使得能够实现从第一衬底100的第一表面和第二表面这两侧外部连接。例如，印刷布线板等可以安装在这两侧上。
第三实施例
图12是示出根据第三实施例的半导体器件10的构造的横截面图。除了下面的构造之外，第三实施例与第一实施例相同。在第一衬底100一侧的表面上具有第三互连602的第二衬底102被接合到第一衬底100的与第一表面相反的第二表面一侧上。此外，第二互连600借助于凸块720（例如，微凸块）连接至第三互连602。将具体地描述该第三实施例。
如图12所示，接合层900在第二表面一侧上形成到第一衬底100的第一层间绝缘膜200之上。对于接合层900，使用热固性树脂。热固性树脂包括例如环氧树脂或非导体膜。此外，在将第一衬底100和第二衬底102接合之后执行热氧化的方法、或者通过Ar光束激活第一衬底100和第二衬底102的表面而使它们连接的方法作为形成接合层900的方法。
此外，第二衬底102借助于接合层900被接合到第一衬底100的第二表面一侧上。在这种情况下，第一衬底100被接合到第二衬底102的、形成随后将要描述的第三互连602的表面上。
以与第一衬底100相同的方式，在第二衬底102中形成半导体器件300等。在第二衬底102之上形成第二层间绝缘膜202。此外，在第二层间绝缘膜202的最上层中形成第三互连602。
在该实施例中，第一通路420形成为以与第一实施例中相同的方式穿透第一衬底100。第一通路420的另一端与第二互连600连接。
例如用于与第二衬底102的第三互连602连接的通路（无附图标记）在第二衬底102一侧上形成到第二互连600。另一方面，例如用于与衬底100的第二互连600连接的通路（无附图标记）在第一衬底100一侧上形成到第三互连602。
此外，第二互连600借助于凸块720与在第一衬底100一侧的表面处形成在第二衬底102中第三互连602连接。这样能够将电流从第一衬底100的第一表面供应到第二衬底102中的第三互连602等。
凸块720被设置在接合层900中。本文提到的“凸块720”指的是例如微凸块。可以使用例如与第一凸块电极700相同的材料作为凸块720的材料。此外，由于凸块720与细的第二互连600和第三互连602连接，所以优选地小于第一凸块电极700等。
虽然已对通路在第二衬底102一侧上设置到第二互连600和在第一衬底100一侧上设置到第三互连602以连接两个互连的构造进行了描述，但第二互连600和第三互连602可以借助于凸块720直接相互连接。
以与第一实施例中相同的方式，第一通路420具有倾斜部分，在该倾斜部分中在第一通路420的侧面和第一通路420的底部之间形成的角度θ1大于在第一互连440的侧面和第一互连440的底部之间形成的角度θ2。
第三互连602是设置在第二衬底102中的、用于将电流例如供应到半导体器件300的电源互连，或接地互连。如上所述，由于第三互连602借助于凸块720和第二互连600而与第一通路420连接，所以可以从第一通路420将大电流供应给第三互连602。
如上所述，第一通路420可以将大电流供应给第一衬底100和第二衬底102两者。
第一衬底100具有例如逻辑电路。第二衬底102具有例如用于储存从逻辑电路传输的信号的存储器。因此，可以将具有用于形成存储器装置所必需的器件或电路的各种衬底以节省空间的方式堆叠。
然后，描述制造根据第三实施例的半导体器件10的方法。除了第一实施例的制造方法之外，制备了在第一衬底100一侧的第一表面处具有第三互连602的第二衬底102。此外，将第二衬底102在第一衬底100的与第一表面相反的第二表面一侧上接合到第一衬底（接合步骤）。在接合步骤中，借助于凸块将第二互连600连接至第三互连602。将具体地描述该方法，同时省略了对与第一实施例相同部分的描述。
首先，以与第一实施例中相同的方式，使处于图10B中所示状态中的半导体器件10的中间体形成到第一衬底100。
然后，在第一层间绝缘膜200中的第二互连600之上形成例如在一端处连接至第二互连600的通路（无附图标记）。该通路设置为以便与第二衬底102的第三互连连接。
然后，制备在第一衬底100一侧上的第一表面处具有第三互连602的第二衬底102。另外，在第一衬底100中形成例如半导体器件300。第三互连602也可以掩埋在第二层间绝缘膜202中。
然后，在第三互连602之上的第二层间绝缘膜202中形成例如在一端处与第三互连602连接的通路（无附图标记）。该通路设置为以便与第一衬底100的第二互连600连接。
然后，借助于接合层900将第二衬底102接合到第一衬底100的与第一表面相反的第二表面一侧上（接合步骤）。在该接合步骤中，借助于凸块将第二互连600连接至第三互连602。
如上所述，获得了根据第三实施例的半导体器件10。
根据第三实施例，将第二衬底102接合到第一衬底100的与第一表面相反的第二表面一侧上。因此，可以将多个衬底以节省空间的方式堆叠。
第四实施例
图13是示出根据第四实施例的半导体器件10的构造的横截面图。除了下面的构造之外，第四实施例与第一实施例或第三实施例相同。第二衬底102被接合到第一衬底100的与第一表面相反的第二表面一侧上。第二衬底102具有：第二通路422，该第二通路422从在第一衬底100一侧上的第一表面穿透第二衬底102并且在一端处形成与在第一衬底100一侧上的第一表面相同的表面；和第三互连602，该第三互连602设置在与第一衬底100相反的一侧上且与第二通路422的另一端连接。此外，第二互连600借助于凸块720（例如，微凸块）与第二通路422的一端连接。将具体地描述该实施例。
如图13所示，接合层900在第二表面一侧上形成到第一衬底100的第一层间绝缘膜200之上。
此外，第二衬底102借助于接合层900被接合到第一衬底100的第二表面一侧上。在第四实施例中，与第三实施例不同，第一衬底100被接合到第二衬底102与形成第三互连602的表面相反的一侧上。
在第二衬底102中，第二通路422从在第一衬底100一侧上的第一表面穿透第二衬底102。此外，第二通路422的一端形成与第一衬底100一侧上的第一表面相同的表面。
在第二衬底102中，第三互连602设置在与第一衬底100相反的一侧上。第三互连602与第二通路422的另一端连接。
此外，设置到第一衬底100的第二表面一侧上的第二互连600借助于凸块720连接至第二通路422的一端。在该实施例中，通路（无附图标记）例如以与第三实施例中相同的方式在第二衬底一侧上被设置到第二互连600。因而，第二互连600借助于通路和凸块720与第一通路422的一端连接。因此，电流可以从第一衬底100的第一表面一侧供应到第二衬底102中的第三互连602等。第二互连600和第二通路422也可以不借助于通路而借助于凸块720在它们的端部直接相互连接。
凸块720设置在接合层900中。对于凸块720，可以使用与第三实施例相同的材料。
电极焊垫640例如形成在第三互连620之上。此外，保护膜（未示出）、聚酰亚胺膜（未示出）等例如形成在电极焊垫640的外围表面上。
此外，设置在与第一衬底100相反的一侧上的表面处且与第三互连602连接的第二凸块电极702也可以设置在第二衬底102之上。这使得能够实现也从在与第一衬底100相反的一侧上的第二衬底102的表面外部连接至印刷布线板等。
将描述制造根据第四实施例的半导体器件10的方法。除了下面的构造之外，制造根据第四实施例的半导体器件10的方法与第一实施例或第三实施例相同。除了第一实施例的制造方法外，制备第二衬底102。将第二衬底102接合到第一衬底100的与第一表面相反的第二表面一侧上（接合步骤）。在接合步骤，借助于凸块将第二互连600连接至第二通路422的一端。将具体地描述该方法，同时省略了对与第三实施例相同部分的描述。
首先，以与第三实施例中相同的方式，使处于图10B中所示状态中的半导体器件10的中间体形成到第一衬底100。此外，在第二互连600之上在第一层间绝缘膜200中形成例如在一端处将要与第二互连600连接的通路（无附图标记）。
然后，制备下面的第二衬底102。第二衬底102具有：第二通路422，该第二通路422从在第一衬底100一侧上的第一表面穿透第二衬底102并且在一端处形成与在第一衬底100一侧上的第一表面相同的表面；和第三互连602，该第三互连602设置在与第一衬底100相反的一侧上且与第二通路422的另一端连接。
预先设置第二通路422以与第二互连600连接。即，设置第二通路422以在平面图上与第二互连600重叠。其他构造与第三实施例中的第二衬底102的构造相同。
除了不形成第一互连440之外，制备第二衬底102的步骤与第一实施例相同。从而，在第一通路420的侧面和第一通路420的底部（在该实施例中与第三互连602接触的表面）之间形成的角度θ1也可以为97度或更大且105度或更小。
然后，借助于接合层900将第二衬底102接合到第一衬底100的与第一表面相反的第二表面一侧上（接合步骤）。在该接合步骤中，借助于凸块将第二互连600连接至通路422的一端。
然后，也可以使与第三互连602连接的第二凸块电极702形成到第二衬底102与第一衬底100相反的表面上。
如上所述，获得了根据第四实施例的半导体器件10。
在第四实施例中，可以获得与在第三实施例中相同的效果。
第五实施例
图14是示出根据第五实施例的半导体器件10的构造的横截面图。除了以下构造之外，第五实施例与第三和第四实施例相同。至少一个第三衬底104接合在第一衬底100和第二衬底102之间。第三衬底104具有：第三通路424，该第三通路424从第三衬底104的第一表面穿透第三衬底104并且在一端处形成与第三衬底104的第一表面相同的表面；和第四互连604，该第四互连604设置在第三衬底104中的与第一表面相反的第二表面之上且与第三通路424的另一端连接。此外，第三通路424或第四互连604的一端借助于凸块720分别连接至第一衬底100的第二互连600或在第二衬底102中的第二通路424的一端。将具体地描述第五实施例。
如图14所示，上部和下部的第一衬底100和第二衬底102具有与第四实施例相同的构造。
至少一个第三衬底104提供在第一衬底100和第二衬底102之间。第三衬底104借助于接合层900在接触面处于与第一衬底100和第二衬底102中的每一个接合。可以提供一个或多个第三衬底104。
此外，对于第三衬底104，可以使用与第一衬底100或第二衬底102相同的衬底。在该实施例中，在第三衬底104中形成半导体器件300、第三层间绝缘膜204和第四互连604。
在第三衬底104中，第三通路424从第三衬底104的第一表面穿透第三衬底104。此外，第三通路424的一端形成与第三衬底104的第一表面相同的表面。
此外，第四互连604设置在第三衬底104中的与第一表面相反的第二表面之上。第四互连604与第三通路424的另一端连接。在该实施例中，通路（无附图标记）设置在第四互连604的第二衬底一侧上。
此外，第三通路424的一端或第四互连604借助于凸块720分别连接至第一衬底100的第二互连600或第二衬底102的第二通路424的一端。这样能够将大电流不仅供应到第一衬底100和第二衬底102而且供应到至少一个第三衬底104。
例如，在图14中，第三通路424的一端与在第一衬底100中的第二互连600连接。此外，第四互连604与在第二衬底102中的第二通路422的一端连接。另一方面，第三衬底104可以以与上面描述的方式相反的方式接合。
作为另一改进的实施例，与第三实施例相同，第三互连602也可以设置在第二衬底102中在第一衬底100一侧的第一表面处。从而，第三通路424的一端或第四互连604也可以借助于凸块720分别连接至第一衬底100的第二互连600或第二衬底102的第三互连602。
第一衬底100例如具有逻辑电路。第二衬底102和第三衬底104例如具有用于储存从逻辑电路传输的信号的存储器。这样使得能够实现将具有形成存储器装置所必需的器件或电路的各种衬底以与第三实施例中相同的节省空间的方式堆叠。
然后，描述制造根据第五实施例的半导体器件10的方法。除了以下构造之外，根据制造第五实施例的半导体器件10的方法与第三实施例或第四实施例相同。制造根据第五实施例的半导体器件10的方法进一步具有以下步骤。制备第二衬底102和至少一个第三衬底104。此外，将第三衬底104和第二衬底102顺序接合到第一衬底100的与第一表面相反的第二表面一侧上（接合步骤）。在该接合步骤中，第三通路424的一端或第四互连604借助于凸块分别连接至第一衬底100的第二互连600或借助于凸块连接至第二衬底102的第二通路422的一端。将具体地描述该制造方法，同时省略了对与第三和第四实施例相同部分的描述。
首先，以与第四实施例中相同的方式制备第一衬底100和第二衬底102。
然后，制备下面的第三衬底104。第三衬底104具有：第三通路424，该第三通路424从第三衬底104的第一表面穿透第三衬底104并且在一端处形成与第三衬底104的第一表面相同的表面；和第四互连604，该第四互连604设置到第三衬底104的与第一表面相反的第二表面上且与第三通路424的另一端连接。
此外，预先设置它们以使得第三通路424与第二互连600连接。其他构造与第三实施例中的第二衬底102的构造相同。
除了不形成第一互连440之外，第三衬底104的制备步骤与第一实施例相同。
然后，将第三衬底104和第二衬底102顺序接合到第一衬底100的与第一表面相反的第二表面一侧上（接合步骤）。在该接合步骤中，将第三通路424的一端或第四互连604借助于凸块分别接合到第一衬底100的第二互连600或第二衬底102的第二通路422的一端。
如上所述，当接合第三衬底104时，没有限制为图14中所示的构造，而可以是上下颠倒的构造。此外，而且在接合多个第三衬底104的情况下，第三衬底104的每一个可以以任选的接合面接合。
此外作为另一改进的实施例，与第三实施例相同，可以将第二衬底102接合为使得将第三互连602设置到第一衬底100一侧上的第一表面。
随后的步骤与第四实施例中的步骤相同。
根据第五实施例，可以获得与第三和第四实施例相同的效果。此外，根据第五实施例，可以以节省空间的方式接合三个或更多的衬底以提供具有多功能的半导体器件10。
第六实施例
图15是示出根据第六实施例的半导体器件10的构造的横截面图。除了从设置在第一衬底100之上的第一层间绝缘膜220一侧上形成第一层间通路460和第一互连440之外，第六实施例与第一实施例相同。将具体描述第六实施例。
如图15所示，以与第一实施例中相同的方式，将半导体器件300、第一层间绝缘膜200和第二互连600形成到第一衬底100的第一表面上。在第六实施例中的“第一衬底100的第一表面”指的是形成了半导体器件300、第一层间绝缘膜200等的表面。
在第一层间绝缘膜200之上形成第一层间绝缘膜220。对于第一层间绝缘膜220，可以使用与用于第一层间绝缘膜200的材料相同的材料。第一层间绝缘膜220可以由与第一层间绝缘膜200不同的材料形成。
形成第一层间通路460以穿透第一层间绝缘膜220。此外，第一层间通路460穿透第一层间绝缘膜220和第一层间绝缘膜200的一部分。第一层间通路460的另一端与第二互连600连接。
第一互连440掩埋在第一层间绝缘膜220的表面中。此外，第一互连440与至少一个第一层间通路460的一端连接。
掩埋在上述第一层间绝缘膜220中的第二互连600与第一层间通路460的另一端连接。
第一层间通路460具有倾斜部分，在该倾斜部分中形成在第一层间通路460的侧面和第一层间通路460的底部之间的角度θ1大于形成第一互连440的侧面和第一互连440的底部之间的角度θ2。
然后，将描述制造根据第六实施例的半导体器件10的方法。除了从提供在第一衬底100之上的第一层间绝缘膜220一侧形成第一层间通路460和第一互连440之外，制造根据第六实施例的半导体器件10的方法与第一实施例相同。将要具体描述该制造方法，同时省略了与第一实施例相同的部分的描述。
首先，制备形成了半导体器件300、第一层间绝缘膜200和第二互连600的第一衬底100。然后，在第一层间绝缘膜200之上形成第一层间绝缘膜220。
然后，形成穿透第一层间绝缘膜220的第一层间通路孔，以及形成与至少一个第一层间通路孔的一端连接的第一互连沟槽450（蚀刻步骤）。第一层间通路孔与第一实施例中的第一通路孔430相同。
在蚀刻步骤中，将倾斜部分形成到第一层间通路孔上，在该倾斜部分中形成在侧面和底部之间的角度θ1大于形成在第一互连沟槽450的侧面和第一互连沟槽450的底部之间的角度θ2。
然后，在第一层间通路孔和第一互连沟槽450中掩埋金属560，由此形成了第一层间通路460和第一互连440（金属掩埋步骤）。
随后的步骤与第一实施例中的步骤相同。
根据第六实施例，可以以与第一通路420相同的方式形成第一层间通路460和第一互连440，即使该第一表面不是如在第一实施例中的第一衬底100的衬底表面。这可以提供与第一实施例相同的效果。
第七实施例
图16是示出根据第七实施例的半导体器件10的构造的横截面图。除了下面的构造之外，第七实施例与第三实施例或第六实施例相同。第一衬底具有第一衬底通路420，该第一衬底通路420从第一衬底100的与第一表面相反的第二表面穿透第一衬底100，并且在一端处与第二互连600相连接，并且在另一端处形成与第二表面相同的表面。将具体描述第七实施例。
如图16所示，第一衬底通路420从与第一表面相反的第二表面穿透第一衬底100。第一衬底通路420的一端与第二互连600的下表面连接。此外，第一衬底420的另一端形成与衬底100的第二表面（背面）相同的表面。
设置第一衬底通路420以与第二衬底102的第三互连602相连接。即，设置第一衬底通路420以在平面图中与第三互连602重叠。
第一衬底100和形成第三互连602的第二衬底102的表面借助于接合层900相接合。
第一衬底通路420的另一端借助于凸块720与第二衬底102的第三互连602连接。
然后，将描述制造根据第七实施例的半导体器件10的方法。除了下面的构造之外，制造根据第七实施例的半导体器件10的方法与第三实施例或第六实施例相同。
首先，以与第六实施例中相同的方式，制备处于图15所示状态中的半导体器件10的中间体。
然后，形成第一衬底通路420以从与第一表面相反的第二表面穿透第一衬底100，并且在一端处与第二互连600连接，并且使得在第二表面一侧上的另一端形成与第二表面相同的表面。
在形成第一层间通路460的步骤之前，可以执行形成第一衬底通路420的步骤。
其它步骤与第三实施例中的步骤相同。
根据第七实施例，可以获得与第三实施例相同的效果。
第八实施例
图17是示出根据第八实施例的半导体器件10的构造的横截面图。除了第一衬底100与第七实施例相同之外，第八实施例与第四实施例相同。将具体描述第八实施例。
如图17所示，借助于接合层900，在与形成了第三互连602的表面相反的表面上，使第一衬底100与第二衬底102的表面接合。
以与第七实施例中相同的方式，从第一衬底100的与第一表面相反的第二表面形成第一衬底通路420。
另一方面，以与第四实施例中相同的方式，在第二衬底102中从第一衬底100一侧形成第二通路422。
设置第一衬底通路420和第二通路422以彼此连接。即，设置第一衬底通路420和第二通路422以在平面图中彼此重叠。
借助于凸块720，第一衬底通路420的另一端与第二通路422的一端连接。
其它构造和制造方法与第四实施例相同。
根据第八实施例，可以获得与第四实施例相同的效果。
第九实施例
图18是示出根据第九实施例的半导体器件10的构造的横截面图。除了第一衬底100与第七实施例相同之外，第九实施例与第五实施例相同。将具体描述本实施例。
如图18所示，该实施例具有提供在第一衬底100和第二衬底102之间的至少一个第三衬底104。借助于接合层900，第三衬底104在接合面的每一个上与第一衬底100和第二衬底102的每一个相接合。可以设置一个或多个第三衬底104。
以与第七实施例中相同的方式，从第一衬底100的与第一表面相反的第二表面形成第一衬底通路420。
另一方面，以与第五实施例中相同的方式，从第三衬底104的第一衬底100一侧形成第三通路424。此外，以与第四实施例中相同的方式，从第二衬底102的第一衬底100一侧形成第二通路422。
设置第一衬底通路420和第三通路424以彼此连接。即，设置第一衬底通路420和第三通路424以在平面图中重叠。
借助于凸块720，第三通路424的一端或第四互连604分别连接到第一衬底通路420的另一端或第二通路422的一端。
如上所述，当接合第三衬底104时，不限于图18中示出的构造，而可以是上下颠倒的构造。此外，当接合多个第三衬底104时，各个第三衬底104也可以以任选的接合面接合。
此外，作为另一改进实施例，第二衬底102可以接合为使得第三互连602设置到第一衬底100一侧上的第一表面上。
根据第九实施例，可以获得与第五实施例相同的效果。
对于第三和第七实施例，虽然已经描述了没有形成第二凸块电极702的情况，但是可以如第一实施例中，在第二衬底102中从衬底表面一侧形成第二通路422或第一互连440。在这种情况下，第二通路422的一端也可以与第三互连602相连接。此外，第二凸块电极702也可以设置在第二通路422或第一互连440的正上方。
虽然参考附图对于优选实施例描述了本发明，但是它们是本发明的实例，还可以采用除上述构造之外的各种其他构造。