半导体装置.pdf

本发明的目的在于提供一种反馈电容小、且开关损耗低的半导体装置。本发明的半导体装置具备：半导体基板（20）；漂移层（21），形成于半导体基板（20）表面上；第1阱区域（41），在漂移层（21）表面形成了多个；源极区域（80），是形成于各第1阱区域（41）表面的区域，将由该区域和漂移层（21）夹住的各第1阱区域（41）表面规定为沟道区域；栅电极（50），从沟道区域上到漂移层（21）上隔着栅极绝缘膜（30）形成；以及第2阱区域（43），在栅电极（50）下的漂移层（21）内部埋设，并且与相互相邻的各第1阱区域（41）的各个连接地形成。

权利要求书一种半导体装置，具备：第1导电类型的半导体基板（20）；第1导电类型的漂移层（21），形成于所述半导体基板（20）表面上；第2导电类型的第1阱区域（41），在所述漂移层（21）表面选择性地形成了多个；第1导电类型的源极区域（80），是在各所述第1阱区域（41）表面选择性地形成的区域，将由该区域和所述漂移层（21）夹住的各所述第1阱区域（41）表面规定为沟道区域；栅电极（50），从所述沟道区域上到所述漂移层（21）上，隔着绝缘膜（30）而形成；多个第2导电类型的第2阱区域（43），在所述栅电极（50）下的所述漂移层（21）内部埋设，并且与相互相邻的各所述第1阱区域（41）的各个连接地形成，俯视时覆盖多个所述第1阱区域（41）之间的区域的一部分；源电极，与所述源极区域（80）连接，并且仅与所述第1以及第2阱区域（41、43）中的所述第1阱区域（41）直接连接地形成；以及漏电极（77），形成于所述半导体基板背面。根据权利要求1所述的半导体装置，其特征在于，在所述漂移层（21）表面，还具备第2导电类型的周边区域（42），该周边区域（42）俯视时包围包括多个所述第1阱区域（41）的单元区域而选择性地形成，并与所述源电极连接。根据权利要求1所述的半导体装置，其特征在于，在所述第1阱区域（41）和所述第2阱区域（43）中，第2导电类型的杂质浓度分布不同。根据权利要求1所述的半导体装置，其特征在于，所述第2阱区域（43）形成为覆盖距该第2阱区域自身所连接的多个所述第1阱区域（41）的距离的总和为最小的俯视时的位置。根据权利要求1所述的半导体装置，其特征在于，具备多个所述第2阱区域（43），还具备第2导电类型的第3阱区域，该第3阱区域在多个所述第1阱区域（41）之间的所述漂移层（21）内部埋设，并且与相互相邻的各所述第2阱区域（43）的各个连接地形成。根据权利要求5所述的半导体装置，其特征在于，所述第3阱区域（44）的上表面比所述第1阱区域（41）的下表面形成于下方。根据权利要求5所述的半导体装置，其特征在于，所述第2阱区域（43）以及所述第3阱区域（44）形成为俯视时覆盖多个所述第1阱区域（41）之间的区域的全部。根据权利要求5所述的半导体装置，其特征在于，还具备第1导电类型的第1杂质区域（83），该第1杂质区域（83）形成在所述第2阱区域（43）和/或所述第3阱区域（44）的下方，具有比所述漂移层（21）的杂质浓度高的杂质浓度。根据权利要求1所述的半导体装置，其特征在于，在所述栅电极（50）下的所述漂移层（21）表面，还具备第1导电类型的第2杂质区域（85、86），该第2杂质区域（85、86）具有比所述漂移层（21）的杂质浓度高的杂质浓度。根据权利要求1所述的半导体装置，其特征在于，所述第1阱区域（41）与所述源极区域（80）的间隙在所述漂移层（21）表面的到处都相同。根据权利要求10所述的半导体装置，其特征在于，所述第1阱区域（41）是圆形。根据权利要求1所述的半导体装置，其特征在于，所述半导体基板（20）由宽带隙半导体构成。

说明书半导体装置
技术领域
本发明涉及半导体装置，特别涉及碳化硅半导体装置的反馈电容、导通损耗、开关损耗的降低。
背景技术
在碳化硅半导体装置中，以往以来要求降低通电时的损耗（导通损耗），并且降低在装置的开关时发生的损耗（开关损耗）。
作为其解决方法，可以举出降低依赖于漏电极与栅电极的对置面积的反馈电容的例子。即，有如下手法：如专利文献1所述，通过插入p提取区域来减少构成各单位单元的p基极层与p基极层之间（JFET区域）的面积。
另外，在作为专利文献1所示的碳化硅半导体装置的n沟道DMOS（Double Diffused MOS，双扩散MOS）中，对于构成各单位单元的p基极层，通过p提取区域使单元相互之间部分性地连接，经由p提取区域而与源电极短路。通过具有这样的构造，使被施加到元件的噪声还能够经由p提取区域而流入到通往源电极的通路，还能够提高元件的破坏耐量。进而，在元件整体中，p区域连续形成1个区域，所以局部的p基极层的电位上升被抑制，还能够提高元件的破坏耐量。
专利文献1：日本特开平5－102487号公报
发明内容
但是，上述p提取区域是在p基极层的表面附近被连接，并且，从漂移层表面向漂移层里侧的方向延伸，所以存在如下问题：各单位单元的实效的沟道宽度减少，并且JFET区域的一部分减少，虽然与不设置p提取区域的情况相比能够减少反馈电容，但导致沟道电阻以及JFET电阻增加。
本发明是为了解决上述那样的问题而完成的，其目的在于提供一种半导体装置，不会导致沟道电阻、JFET电阻增加而能够降低反馈电容，降低导通损耗、开关损耗。
本发明涉及的半导体装置，具备：第1导电类型的半导体基板；第1导电类型的漂移层，形成于所述半导体基板表面上；第2导电类型的第1阱区域，在所述漂移层表面选择性地形成了多个；第1导电类型的源极区域，是在各所述第1阱区域表面选择性地形成的区域，将由该区域和所述漂移层夹住的各所述第1阱区域表面规定为沟道区域；栅电极，从所述沟道区域上到所述漂移层上，隔着绝缘膜而形成；多个第2导电类型的第2阱区域，在所述栅电极下的所述漂移层内部埋设，并且与相互相邻的各所述第1阱区域的各个连接地形成，俯视时覆盖多个所述第1阱区域之间的区域的一部分；源电极，与所述源极区域连接，并且仅与所述第1以及第2阱区域中的所述第1阱区域直接连接地形成；以及漏电极，形成于所述半导体基板背面。
根据本发明的半导体装置，由于具备：第1导电类型的半导体基板；第1导电类型的漂移层，形成于所述半导体基板表面上；第2导电类型的第1阱区域，在所述漂移层表面选择性地形成了多个；第1导电类型的源极区域，是在各所述第1阱区域表面选择性地形成的区域，将由该区域和所述漂移层夹住的各所述第1阱区域表面规定为沟道区域；栅电极，从所述沟道区域上到所述漂移层上，隔着绝缘膜而形成；多个第2导电类型的第2阱区域，在所述栅电极下的所述漂移层内部埋设，并且与相互相邻的各所述第1阱区域的各个连接地形成，俯视时覆盖多个所述第1阱区域之间的区域的一部分；源电极，与所述源极区域连接，并且仅与所述第1以及第2阱区域中的所述第1阱区域直接连接地形成；以及漏电极，形成于所述半导体基板背面，从而不会导致沟道电阻、JFET电阻增加而能够降低反馈电容，降低导通损耗、开关损耗。
本发明的目的、特征、局部方面、以及优点根据以下的详细说明和附图将更加明确。
附图说明
图1是实施方式1中的碳化硅半导体装置的俯视图。
图2是实施方式1中的碳化硅半导体装置的基板内部的表面附近的俯视图。
图3是实施方式1中的碳化硅半导体装置的基板内部的俯视图。
图4是实施方式1中的碳化硅半导体装置的元件端面中的纵剖面图。
图5是实施方式1中的碳化硅半导体装置的元件端面中的纵剖面图。
图6是实施方式1中的碳化硅半导体装置的制造方法中的纵剖面图。
图7是实施方式1中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。
图8是实施方式1中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。
图9是实施方式1中的碳化硅半导体装置的制造方法中的纵剖面图。
图10是实施方式1中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。
图11是实施方式1中的碳化硅半导体装置的制造方法中的纵剖面图。
图12是实施方式1中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。
图13是实施方式1中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。
图14是实施方式1中的碳化硅半导体装置的制造方法中的纵剖面图。
图15是实施方式1中的碳化硅半导体装置的制造方法中的纵剖面图。
图16是实施方式1中的碳化硅半导体装置的俯视图。
图17是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图18是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图19是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图20是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图21是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图22是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图23是实施方式1中的碳化硅半导体装置的俯视图。
图24是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图25是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图26是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图27是实施方式1中的碳化硅半导体装置的俯视图。
图28是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图29是实施方式1中的碳化硅半导体装置的变形例的俯视图。
图30是实施方式1中的碳化硅半导体装置的上表面的电子显微镜照片。
图31是实施方式1中的碳化硅半导体装置的上表面的电子显微镜照片。
图32是示出通过实施方式1制作出的碳化硅半导体装置中的杂质浓度分布的图。
图33是实施方式2中的碳化硅半导体装置的俯视图。
图34是实施方式2中的碳化硅半导体装置的变形例的俯视图。
图35是实施方式2中的碳化硅半导体装置的变形例的俯视图。
图36是实施方式2中的碳化硅半导体装置的俯视图。
图37是实施方式2中的碳化硅半导体装置的变形例的俯视图。
图38是实施方式2中的碳化硅半导体装置的变形例的俯视图。
图39是实施方式2中的碳化硅半导体装置的变形例的俯视图。
图40是实施方式2中的碳化硅半导体装置的变形例的俯视图。
图41是实施方式3中的碳化硅半导体装置的俯视图。
图42是实施方式3中的碳化硅半导体装置的变形例的俯视图。
图43是实施方式3中的碳化硅半导体装置的变形例的俯视图。
图44是实施方式3中的碳化硅半导体装置的俯视图。
图45是实施方式3中的碳化硅半导体装置的变形例的俯视图。
图46是实施方式3中的碳化硅半导体装置的变形例的俯视图。
图47是实施方式3中的碳化硅半导体装置的制造方法中的纵剖面图。
图48是实施方式3中的碳化硅半导体装置的制造方法中的纵剖面图。
图49是实施方式3中的碳化硅半导体装置的制造方法中的纵剖面图。
图50是实施方式4中的碳化硅半导体装置的制造方法中的纵剖面图。
图51是示出通过实施方式4制作出的碳化硅半导体装置中的杂质浓度分布的图。
（符号说明）
20：半导体基板；21：漂移层；30：栅极绝缘膜；31：场氧化膜；32：层间绝缘膜；40：JTE区域；41、41a、41b：第1阱区域；42：周边区域；43：第2阱区域；44：第3阱区域；46；47：阱接触区域；50：栅电极；61：源极接触孔；62：阱接触孔；64：栅极接触孔；71、72：欧姆电极；75：源极衬垫；76：栅极布线；77：漏电极；78：栅极衬垫；80：源极区域；83：电流扩展层；85：高浓度层；86：电流控制层。
具体实施方式
在以下的记载中，关于杂质的导电类型，一般将n型定义为“第1导电类型”，将p型定义为“第2导电类型”，但也可以是与其相反的定义。
<A.实施方式1>
<A－1.结构>
图1是示意性地示出本实施方式1的碳化硅半导体装置的俯视图，具体而言是示意性地示出具有开关元件的碳化硅MOSFET的上表面结构的俯视图，其中，该开关元件具备由单元构造构成的MOS构造。
在本装置的4个侧面中的一个侧面的上端中央部，形成了从外部的控制电路（未图示）施加栅极电压的栅极衬垫78。另外，在并列配置了多个作为MOSFET的最小单位构造的晶胞（unit cell）的活性区域中，形成了并联连接了晶胞的源电极的源极衬垫75。并且，在源极衬垫75的周围，与栅极衬垫78连接地形成了栅极布线76。对各晶胞的栅电极（未图示），通过栅极衬垫78以及栅极布线76供给对栅极衬垫78施加的栅极电压。
另外，在通常的产品中，温度传感器以及电流传感器用的电极形成于半导体元件的情况较多，但有无形成这些电极不对后述本元件的效果造成任何影响。除此之外，栅极衬垫78的位置、个数以及源极衬垫75的形状等也根据MOSFET而可能有各种情形，但这些也与上述电流传感器用电极等同样地，不对后述本装置的效果造成任何影响。
图2是示意性地示出本实施方式1的碳化硅MOSFET的、碳化硅内部的最表面附近的俯视图。在相互孤立的第2导电类型的第1阱区域41内，设置了第1导电类型的源极区域80和第2导电类型的阱接触区域46。
第1阱区域41群以包围该第1阱区域41群的方式被第2导电类型的周边区域42所包围，进而该周边区域42被元件终端的第2导电类型的JTE区域40所包围。在周边区域42中，设置了用于与源电极（未图示）欧姆连接的第2导电类型的阱接触区域47。
在第1阱区域41的间隙区域中存在的是JFET区域，是在装置的导通动作时导通电流流过的路径之一，并且该间隙区域是决定形成在其上方的栅电极（未图示）和形成在背面的漏电极（未图示）之间的电容（反馈电容）的大小的要素之一。
另外，在本实施方式1中，记载了如图2所示晶胞是四边形且针对列错开半周期而相互不同地排列的方式，但不限于此，晶胞也可以是长方形或六边形，即使纵横等间距地排列，本发明的效果也不会有任何变化。
图3是示意性地示出本实施方式1的碳化硅MOSFET的、距碳化硅表面某一距离、即第1阱区域41程度的深度的部位的俯视图。此处，以相互连接第1阱区域41的方式，形成了第2导电类型的第2阱区域43。
第2阱区域43仅设置于半导体基板内部，设置于JFET区域的一部分。通过设置第2阱区域43，JFET区域的开口面积减少，所以反馈电容降低。另外，第2阱区域43被配置成在对元件施加了逆偏置时至少覆盖在向该基板表面的投影面上栅极电场强度最高的位置，进而其平面构造如后所述能够取各种方式。
图4是示意性地示出图3所示的A－A’之间的剖面的纵剖面图，图5是示意性地示出图3所示的B－B’之间的剖面的纵剖面图。
如图4所示，本发明的碳化硅MOSFET具备：第1导电类型的漂移层21，形成于第1导电类型的半导体基板20表面上；欧姆电极72及漏电极77，形成于半导体基板20的背面侧；第2导电类型的第1阱区域41，在漂移层21表面选择性地形成了多个；第1导电类型的源极区域80，是在第1阱区域41表面选择性地形成的区域，将由该区域和漂移层21夹住的第1阱区域41表面规定为沟道区域；第2导电类型的阱接触区域46，形成于第1阱区域41以及源极区域80内；第2导电类型的第2阱区域43，在栅电极50下的漂移层21内部埋设，并且与相互相邻的第1阱区域41的各个连接地形成；第2导电类型的周边区域42，在漂移层21表面，俯视时包围包括第1阱区域41的单元区域而选择性地形成，与源电极（源极衬垫75）连接；第2导电类型的阱接触区域47，形成于周边区域42表面；第2导电类型的JTE区域40，在漂移层21表面，以包围周边区域42的方式形成；栅极绝缘膜30，在漂移层21表面，以包围第1阱区域41以及周边区域42的一部分的方式形成；场氧化膜31，形成于未形成栅极绝缘膜30的漂移层21表面；栅电极50，从沟道区域上到漂移层21上，隔着栅极绝缘膜30以及场氧化膜31形成；层间绝缘膜32，形成于栅电极50以及场氧化膜31上；栅极接触孔64，贯通层间绝缘膜32而到达栅电极50；栅极布线76，形成于栅极接触孔64上；阱接触孔62，贯通层间绝缘膜32以及栅电极50，到达形成在阱接触区域47上的欧姆电极71；源极接触孔61，贯通层间绝缘膜32以及栅电极50，分别到达形成在阱接触区域46上的欧姆电极71；以及源极衬垫75，形成于源极接触孔61上。该源极衬垫75换言之是与源极区域80连接并且仅与第1阱区域41和周边区域42直接连接而形成的源电极。
第2阱区域43在从第1导电类型的漂移层21的表面离开的位置处与第1阱区域41和周边区域42连接。并且，对于图2所示的晶胞的配置，具有如图4以及图5所示根据其剖面方向而不同的剖面形状。
另外，在图5所示的情况下，与图4所示的情况相比剖面方向不同，但除了第2阱区域43未出现在剖面以外，大致相同，所以详细的说明省略。
<A－2.制造方法>
接下来，参照图6~图15所示的示意性的纵剖面图，记载本实施方式1的碳化硅半导体装置、具体而言碳化硅MOSFET的制造方法。另外，在图6~15所示的纵剖面图中，示出了不包含元件终端部的、排列了多个晶胞的任意的位置的处、例如图3的C－C’的位置处的纵剖面图。
首先，准备由第1导电类型的碳化硅构成的半导体基板20。在半导体基板20中，除了碳化硅以外，也可以使用带隙比硅大的其他宽带隙半导体。作为宽带隙半导体，除了碳化硅以外，例如有GaN、金刚石等。半导体基板20既可以相对c轴方向倾斜8°以下、或者也可以不倾斜，不论具有什么样的面方位，都不会对本实施方式1的效果造成影响。
在半导体基板20的上方具有由外延结晶生长层（杂质浓度例如在1×1013cm‑3~1×1018cm－3的范围内，厚度是4μm~200μm）构成的第1导电类型的漂移层21。
之后，参照图6，利用通过光刻而加工的抗蚀剂掩模或者氧化膜掩模等进行杂质的离子注入，形成第2导电类型的第1阱区域41a。另外，在图6中，为了帮助理解，记载了在晶胞列与该剖面错开半周期的部位处存在的第1阱区域41b。
对于注入时的半导体基板20，既可以不积极地进行加热，也可以在200℃~800℃下加热而进行。另外，作为注入杂质，在导电类型是n型的情况下，优选氮或者磷，在导电类型是p型的情况下，优选铝或者硼。
另外，第1阱区域41a的深度需要设定成不超过漂移层21的底面，例如设为0.3μm~2.0μm的范围内的值。另外，第1阱区域41a的杂质浓度超过漂移层21的杂质浓度，并且，设定于例如1×1015cm－3~1×1019cm－3的范围内。但是，限于漂移层21的最表面附近，为了提高碳化硅半导体装置的沟道区域中的导电性，也可以使第1阱区域41a的杂质浓度低于漂移层21的杂质浓度。
另外，第1阱区域41a的分布既可以如图7所示是在深度方向上横向扩展多的形状（倒锥形形状），也可以如图8所示是在深度方向上横向扩展少的形状（锥形形状）。特别是，在作为第1阱区域41a的分布而以使最表面侧的杂质浓度低、且使里侧浓的方式通过杂质的离子注入来形成的情况下，里侧的注入杂质向横向的散射变大，所以易于得到图7那样的构造。
接下来，虽然未图示，但同样地通过杂质的离子注入来形成第2导电类型的周边区域42、第2导电类型的JTE区域40。另外，如果第1阱区域41和周边区域42的杂质浓度以及注入深度相同，则也可以通过一次的照相制版处理来构图（patterning），在该情况下，实现处理工序数削减、芯片成本降低，但也可以不同。即，在不对沟道的传导作出贡献的周边区域42中，以为了防止由于元件的开关而感应出的电荷导致的电位发生所致的元件破坏而提高第2导电类型的导电率的目的，也可以以更高的浓度注入第2导电类型的杂质。
另外，如图4所示，周边区域42和JTE区域40在漂移层21内被连接。另外，如图4所示，第1阱区域41和周边区域42也可以在漂移层21内不直接连接。
接下来，如图9所示，利用通过光刻而加工的抗蚀剂掩模或者氧化膜掩模等来进行杂质的离子注入，形成第2导电类型的第2阱区域43。第2阱区域43的深度设定成不超过漂移层21的底面，例如设为0.3μm~3.0μm的范围内的值。第2阱区域43的杂质浓度超过漂移层21的杂质浓度，并且，设定为例如1×1015cm‑3~1×1021cm－3的范围内，更优选设定为1×1016cm‑3~1×1019cm－3的范围内。第2阱区域43的杂质浓度也可以与第1阱区域41的杂质浓度不同。第2阱区域43既可以如图9所示形成在与第1阱区域41相同的深度，也可以如图10所示形成得比第1阱区域41a更深。但是，在图10中，第1阱区域41a和第2阱区域43也在第1阱区域41a的下部被连接。
另外，第2阱区域43形成于第1阱区域41a、41b之间的JFET区域，但对于其平面配置以及构造后述。
第2阱区域43不与第1阱区域41a同时形成。另外，第2阱区域43形成为对第1阱区域41a和周边区域42进行连接。
接下来，如图11所示，利用通过光刻而加工的抗蚀剂掩模或者氧化膜掩模等来进行杂质的离子注入，形成第1导电类型的源极区域80、第1导电类型的场阻挡区域（未图示）。关于第1导电类型的源极区域80的深度，设定成其底面不超过第1阱区域41的底面，其杂质浓度的值超过第1阱区域41的杂质浓度的值，并且其值设定为例如1×1017cm‑3~1×1021cm－3的范围内的值。
进而，为了实现第1阱区域41、周边区域42和源极衬垫75的良好的金属接触，通过离子注入来形成第1阱区域41、具有比周边区域42的杂质浓度高的第2导电类型的杂质浓度的阱接触区域46、阱接触区域47（未图示）。另外，优选在150℃以上的基板温度下执行该离子注入。通过设为这样的温度范围，形成薄层电阻（sheet resistance）低的第2导电类型的层。另外，在图11至图15中，在第1阱区域41b中也与第1阱区域41a同样地形成源极区域80以及阱接触区域46，但此处为了帮助理解而未图示。
另外，也可以在紧接着其之后、或者此前的注入工序的某处、或者此前的注入工序的开始，如图12所示，在基板整面对第1导电类型的杂质进行离子注入，在栅电极50下的漂移层21表面，形成具有比漂移层21的杂质浓度高的杂质浓度的作为第1导电类型的第2杂质区域的高浓度层85，也可以如图13所示，利用通过光刻而加工的抗蚀剂掩模或者氧化膜掩模等对JFET区域进行第1导电类型的杂质的离子注入，形成作为第1导电类型的第2杂质区域的电流控制层86。它们都能够降低JFET区域的电阻，所以能够降低本装置的导通电阻。
另外，高浓度层85以及电流控制层86的杂质浓度比第1阱区域41内的第2导电类型的最大杂质浓度低，比第2阱区域43内的第2导电类型的最大杂质浓度低，比漂移层21内的第1导电类型的杂质浓度高。其值设定为例如1×1016cm‑3~1×1018cm－3的范围内，其深度方向的浓度分布也可以不一样。进而，高浓度层85以及电流控制层86即使比第2阱区域43的最表面深度浅也起到JFET电阻的降低效果，但也可以如图12以及图13所示形成至比第1阱区域41的深度更深处。在该情况下，JFET电阻减少，并且JFET区域的扩展电阻减少，从而碳化硅半导体装置的导通电阻减少。特别是，如果是图12所示的高浓度层85比第1阱区域41的深度更深地形成的构造，还具有使逆偏置施加时的第1阱区域41与漂移层21之间的雪崩击穿更稳定地引起的效果。
另外，也可以在进行图6所示的离子注入之前，在漂移层21上外延生长高浓度层85。进而，也可以形成高浓度层85和电流控制层86这两方。
之后，在氩或者氮等惰性气体气氛、或者真空中，在1500℃~2200℃的范围内的温度下以0.5分钟~60分钟的范围内的时间进行热处理，从而注入的杂质电气地活性化。在该热处理时，也可以在用由碳构成的膜覆盖了漂移层21的表面、或者漂移层21的表面和半导体基板20的背面和端面的状态下进行。由此，能够防止在热处理时由于装置内的残留水分、残留氧等所致的蚀刻而漂移层21的表面发生粗糙。
接下来，在通过热氧化形成硅氧化膜、以及利用氟酸去除该氧化膜从而去除表面变质层而得到清洁的面之后，通过CVD法等堆积场氧化膜31并进行构图（未图示），其中，场氧化膜31仅使活性区域开口并用硅氧化膜覆盖其以外的区域。场氧化膜31的膜厚是0.5μm~2μm即可。
接下来，如图14所示，例如在热氧化法或者堆积法或者它们之后，通过NO、N2O等氮化气体气氛、氨气氛中的热处理，形成栅极绝缘膜30。
然后，通过CVD法对成为栅电极材料的多晶硅进行堆积，并通过光刻以及干蚀刻对栅电极50进行构图，得到如图所示的构造。在该多晶硅中，优选包含磷、硼而具有低薄层电阻。磷、硼既可以在多晶硅的制膜中取入，也可以通过离子注入和其之后的热处理进行活性化。进而，该栅电极也可以是多晶硅和金属以及金属间化合物的多层膜。
接下来，如图15所示，在通过CVD法等堆积了层间绝缘膜32之后，例如通过干蚀刻法，利用源极衬垫75形成应在之后充填的源极接触孔61、阱接触孔62（未图示）。此处，也可以利用栅极布线76（未图示），同时形成应在之后充填的栅极接触孔64（未图示）。由此，能够简化工艺工序，能够削减芯片制造时的成本。
接下来，在层间绝缘膜32被开口的源极接触孔61、阱接触孔62（未图示）的、碳化硅出现的部分，形成欧姆电极71。欧姆电极71被用于形成源极区域80与阱接触区域46、阱接触区域47（未图示）的欧姆接触。作为该欧姆电极71的形成方法，在基板整面制作了以Ni为主的金属膜之后，通过600~1100℃下的热处理，在与碳化硅之间形成硅化物，通过使用了硝酸、硫酸、盐酸、与这些的过氧化氢水的混合液等的湿蚀刻，去除残留在层间绝缘膜32上的以Ni为主的金属膜，从而可以形成欧姆电极71。
另外，在形成欧姆电极71的过程中，也可以在半导体基板20的背面制作了同样的金属膜之后，进行热处理来形成背面的欧姆电极72。由此，在碳化硅的半导体基板20与之后制膜的漏电极77之间形成良好的欧姆接触。
另外，欧姆电极71既可以全部由同一金属间化合物构成，也可以由分别适合于p型n型的各个金属间化合物构成。即，这是因为，欧姆电极71具有相对第1导电类型的源极区域80充分低的欧姆接触电阻，这对所制作的MOSFET的导通电阻降低是重要的，但同时针对第2导电类型的阱接触区域46、阱接触区域47（未图示），为了改善内置于MOSFET而制作的体二极管的正向特性，也要求低接触电阻。这能够通过使用照相制版技术分别进行金属膜的构图来实现。
另外，也可以在去除了残留在层间绝缘膜32上的以Ni为主的金属膜之后，再次进行热处理。此处，通过在比前面的热处理更高的温度下进行，形成接触电阻更低的欧姆接触。
另外，如果在前面的工序中形成了栅极接触孔64（未图示），则在存在于栅极接触孔64的底面的栅电极50形成硅化物层。如果在前面的工序中未形成栅极接触孔64，则接下来通过照相制版和蚀刻，利用栅极布线76（未图示）形成应在之后充填的栅极接触孔64。
接下来，通过溅射法、蒸镀法，形成Al、Cu、Ti、Ni、Mo、W、Ta、它们的氮化物、它们的层叠膜、由它们的合金构成的布线金属，之后进行构图，从而形成栅极布线76、栅极衬垫78（参照图1）、源极衬垫75。进而，通过在背面的欧姆电极72上形成Ti、Ni、Ag、Au等金属膜而形成漏电极77，由此图15所示的碳化硅MOSFET完成。
另外，本工序中的包括终端区域的剖面构造如图4以及图5所示。另外，虽然未图示，但也可以用氮化硅膜、聚酰亚胺等保护膜来覆盖表面侧。它们在栅极衬垫78以及源极衬垫75的适当的位置处被开口，使得能够与外部的控制电路进行连接。
<A－3.动作>
接下来，记载通过本实施方式制作的碳化硅半导体装置的动作、和第2阱区域43的平面配置。
在本实施方式1的碳化硅半导体装置中，构成MOSFET的多个晶胞、和包围它们的pn二极管电气地并联连接。对于该晶胞的平面的配置，包括例如图2所示的部分而在图16~18中示出。图16~18示出漂移层21的最表面附近的一部分，在图16中，相互不同地配置了图1~5所示的四边形单元，在图17中，等间隔地配置了四边形单元，在图18中，以最密充填方式配置了六边形单元。
在第1阱区域41的间隙中存在漂移层21，在其正上方，存在栅极绝缘膜30以及栅电极50（参照图4）。
但是，已知：栅电极和漏电极之间的反馈电容与该间隙区域的面积大致成比例，并且，反馈电容越大，MOSFET的开关动作时的损耗（开关损耗）越大。如果观察图15的用D所包围的区域，则在成对的第1阱区域41a、41b的间隙中存在第2阱区域43，从而具有实效的该间隙区域的面积减少、反馈电容变小的效果。即，能够降低开关损耗。
叙述该第2阱区域43的平面配置。在晶胞中具有图2以及图16~18所示的单元构造的纵型的MOSFET中，在保持对漏电极77施加了逆偏置的截止状态时，在存在于JFET区域正上方的MOS构造的栅极绝缘膜30中感应出高电场。电场最高的部位是从第1阱区域41向JFET区域延伸的耗尽层产生的屏蔽效果变弱的、在图16~18中分别用E表示的地点。即，是覆盖与邻接的多个第1阱区域41的距离的总和为最小的俯视时的位置那样的地点。
特别是，在实际的制造工艺中，依赖于照相制版中的抗蚀剂图案精度，如图19~21分别所示，第1阱区域41等图案的角常常带有圆角。因此，地点E处的电场强度比图16~18所示的情况更高。
图30示出其样子。图30是刚刚注入了形成第1阱区域41的Al之后的碳化硅半导体表面的电子显微镜照片。由于虽然使用了角尖的正方形的铬掩模（省略）图案，但在照相制版后的抗蚀剂图案中角带有半径0.5μm左右的圆角，所以已知对第1阱区域41也反映其而形成了带有圆角的构造的样子。
因此，在用第2导电类型的层来覆盖包括E的附近时，使施加到栅极绝缘膜30的电场减弱，从栅极绝缘膜30的可靠性确保的观点来看也是优选的。
图22~25示出覆盖该地点E并且使第1阱区域41相互连接的第2阱区域43的平面的配置（向基板表面的投影图）。图26~29分别示出与它们对应的实际的配置。
在交替配置了图22、图23所示的四边形单元的情况下，为了包括对第1阱区域41的单元的邻接的2个区域的顶点和对置的单元的中央进行连接的三角形的重心位置E，举出图22所示的四边形、图23所示的三角形的第2阱区域43。在第2阱区域43的面积中，由于图22的第2阱区域43的面积大，所以反馈电容的降低效果大，另一方面，由于在图23中屏蔽JFET区域的区域少，所以能够抑制JFET区域的导通动作时的电阻增加。
在图24的四边形单元以及图25的六边形单元中，为了包括对第1阱区域41的单元的邻接的4个或者3个区域的顶点进行连接的四边形或者三角形的重心位置，举出图24所示的四边形、图25所示的三角形。
图31示出实际上制作出图27的构造的碳化硅半导体表面的电子显微镜照片。针对带有圆角的四边形的第1阱区域41，在邻接的第1阱区域41之间形成三角形的第2阱区域43，第2阱区域43使第1阱区域41相互连接。通过配置第2阱区域43，能够抑制由于第1阱区域41的角带有圆角而地点E（参照图23）处的电场强度上升，并且降低反馈电容。
本发明的特征点在于，如图22~图25所示，通过第2阱区域43连接第1阱区域41，从而起到如下效果：由于反馈电容降低、向栅极绝缘膜30的高电场施加被抑止而可靠性提高，进而由于体二极管的接合面积增加而正向电流增加等。进而，如图4、图5、图15所示，第2阱区域43不存在于漂移层21的最表面，由此不会使导通电阻大幅增大的情况下能够降低反馈电容。
如果图22~图25所示的第2阱区域43延伸至漂移层21的最表面，则通过第1阱区域41和源极区域80以及JFET区域使在表面形成的沟道的一部分在第2导电类型区域中阻塞，从而减少每个单位单元面积的沟道宽度，进而抢夺在JFET区域中在导通动作时通过栅极电场感应出的载流子的生成区域，从而使导通电阻增加。
本发明的特征在于，第2阱区域43不存在于漂移层21的表面，所以不会发生这样的问题，从而不会使导通电阻大幅增大的情况下能够降低反馈电容。
对于这样的第2阱区域43的构造，如图32的数值计算结果所示，通过对由碳化硅构成的漂移层21例如注入700keV的Al，从而能够制造出具有JFET区域的n型层、并且深度大概0.3μm~1.0μm为止形成p型层、进而从1.0μm起向里侧形成n型层这样的构造。此处，图的纵轴表示Al浓度，横轴表示从表面起的深度（nm）。以不延伸至漂移层21的最表面为止的方式，形成p型层。另外，在本计算中，将漂移层的杂质浓度设为2×1016cm‑3。特别是，碳化硅中的杂质的热扩散比以往的硅中的热扩散少，且即使实施高温的活性化热处理，也大体上保持注入时的分布，热扩散所致的杂质浓度的平滑化被抑止，所以容易制作图1~5、图6~15所示的第2阱区域43的构造。
<A－4.效果>
根据本发明的实施方式1，在半导体装置中，具备：第1导电类型的半导体基板20；第1导电类型的漂移层21，形成于半导体基板20表面上；第2导电类型的第1阱区域41，在漂移层21表面选择性地形成了多个；第1导电类型的源极区域80，是在各第1阱区域41表面选择性地形成的区域，将由该区域和漂移层21夹住的各第1阱区域41表面规定为沟道区域；栅电极50，从沟道区域上到漂移层21上，隔着作为绝缘膜的栅极绝缘膜30而形成；多个第2导电类型的第2阱区域43，在栅电极50下的漂移层21内部埋设，并且与相互相邻的各第1阱区域41的各个连接而形成，俯视时覆盖多个第1阱区域41之间的区域的一部分；源电极，与源极区域80连接，并且仅与第1以及第2阱区域41、43中的第1阱区域41直接连接而形成；以及漏电极77，形成于半导体基板20背面，从而在不成为沟道区域的位置形成第2阱区域43，不会由于沟道宽度减少而使沟道电阻、JFET电阻增加，能够降低反馈电容，降低半导体装置的导通损耗、开关损耗。
另外，根据本发明的实施方式1，在半导体装置中，在第1阱区域41和第2阱区域43中，第2导电类型的杂质浓度分布不同，从而不会对沟道特性造成影响而能够降低反馈电容。
另外，根据本发明的实施方式1，在半导体装置中，第2阱区域43形成为覆盖与自身所连接的多个第1阱区域41的距离的总和为最小的俯视时的位置，从而在逆偏置时向栅极绝缘膜30的高电场施加被抑制，栅极绝缘膜30的可靠性提高。
另外，根据本发明的实施方式1，在半导体装置中，在栅电极50下的漂移层21表面，还具备具有比漂移层21的杂质浓度高的杂质浓度的作为第1导电类型的第2杂质区域的高浓度层85、电流控制层86，从而能够降低JFET区域的电阻。
另外，根据本发明的实施方式1，在半导体装置中，由宽带隙半导体构成半导体基板20，从而耐电压性提高，容许电流密度变高，所以能够使半导体装置小型化。另外，电力损耗变低，所以能够使半导体装置高效化。
<B.实施方式2>
<B－1.结构>
图33~35是示出本实施方式2的碳化硅半导体装置、具体而言碳化硅MOSFET的晶胞的图，图36~40是示出本实施方式2的碳化硅半导体装置、具体而言碳化硅MOSFET的晶胞和第2阱区域43的平面配置的图（向基板表面的投影图）。
在本实施方式2中，由漂移层21表面中的第1阱区域41和源极区域80的间隙定义的沟道长度在晶胞内的到处都相同。
即，在图33所示的四边形的晶胞的角部，根据以地点J为中心的90°的圆弧图案（半径r1以及半径r2）分别形成第1阱区域41以及源极区域80。
另外，在图34所示的六边形的晶胞的角部，根据以地点J为中心的60°的圆弧图案（半径r1以及半径r2）分别形成第1阱区域41以及源极区域80。
进而，在图35所示的圆形的晶胞中，根据以成为晶胞的中心的地点J为中心的圆弧图案（半径r1以及半径r2）分别形成第1阱区域41以及源极区域80。
<B－2.动作>
通过形成这样的第1阱区域41以及源极区域80，晶胞内的沟道长度被均匀化。在以往的例如图16所示的正方形的晶胞的角部，与角部以外的场所相比，第1阱区域41与源极区域80的间隙最大长1.41倍，该部分中的沟道电阻变高。进而，在角的顶点附近，距形成角的二边（二个方向）的距离变得最短而发生电流集中。即，在角部，导通电流的分布不均匀，从元件可靠性的观点来看存在问题。在本实施方式的晶胞构造中，沟道长度在晶胞内的到处都是恒定，所以不会发生过度的电流集中，起到提高元件的可靠性的效果。
另外，对于这样的第1阱区域41以及源极区域80的形成方法，既可以通过分别使用了各自掩模的杂质的离子注入来进行，也可以在使用了第1阱区域41的掩模的阱注入处理之后，使掩模变粗沟道长度的量而作为源极注入的掩模，也可以在使用了源极区域80的掩模的源极注入处理之后，变细沟道长度的量而作为阱注入的掩模。例如，针对使用了多晶硅的阱注入掩模，在注入处理之后实施氧化处理来在多晶硅的周围形成热氧化膜而作为复合掩模进行源极注入，从而能够实现与体积增加量对应的沟道长度。另外，针对使用了硅氧化膜、光致抗蚀剂的源极注入掩模，在注入处理之后，进行氧化膜、抗蚀剂的各向同性蚀刻之后，进行阱注入，从而能够实现与体积减少量对应的沟道长度。
这样的沟道长度决定的自对准手法在针对晶胞的中心对称性优良的图35所示的圆形的晶胞构造中，实现恒定的沟道长度的方面更有效果。这是因为，在通过氧化、蚀刻等化学性的手法进行注入掩模的构造变形的情况下，在角部和直线部分中反应速度不同的现象常常发生，所以未必在全方位以相同长度体积增加或者体积减少，作为结果，导致沟道长度的失衡。
另外，如果在比第1阱区域41小的源极区域80中图33和图34所示的四边形以及六边形的角部的曲率半径是0.5μm以上，则按照以往的照相制版技术能够充分分辨。另外，如果使曲率半径过大，则与四边形以及六边形各自的沟道宽度相比减少幅度变大，使沟道电阻增大，所以作为源极区域80的曲率半径设为2.0μm左右即可。
另外，为了使沟道长度恒定，也考虑如下晶胞构造：使四边形的源极区域80的角部原样地保持90°、或者使六边形的源极区域的角部原样地保持120°而不附加圆角，仅使第1阱区域41的角部带有圆角。但是，如实施方式1所述，不易将上述那样的锐角图案制作为注入掩模，如图30所示，常常带有圆角，作为结果，沟道长度并不成为恒定。例如，即使形成了锐角图案的注入掩模，导通电流也集中到源极区域80的角部，从可靠性的观点来看是不优选的。
另外，在使图33~35所示的第1阱区域41那样的角部带有圆角的晶胞构造中，如图36~40所示，与没有圆角的构造相比，第1阱区域的间隙（JFET长度）在一部分中增加，对JFET开口区域施加的电场有可能增加。此处，通过配置本发明所述的第2阱区域43，起到如下效果：抑制高电场施加，抑制栅极氧化膜的可靠性劣化。通过本构造，反馈电容被降低，并且体二极管的接合面积增加，从而当然能实现体二极管的正向电流的增加。
<B－3.效果>
根据本发明的实施方式2，在半导体装置中，第1阱区域41与源极区域80的间隙在漂移层21表面的到处都相同，所以导通动作时的沟道区域的导通电流分布被均匀化，元件的可靠性提高。
另外，根据本发明的实施方式2，在半导体装置中，在第1阱区域41是圆形的情况下，针对晶胞的中心，对称性优良，所以能够通过使用自对准手法形成掩模，来实现恒定的沟道长度。
<C.实施方式3>
<C－1.结构>
图41~43是示出本实施方式3的碳化硅半导体装置、具体而言碳化硅MOSFET的晶胞的平面配置的图（向基板表面的投影图）。
在本实施方式3中，还具备第3阱区域44，该第3阱区域44埋设于孤立的多个第2阱区域43之间的漂移层21内部，并且与相互相邻的各第2阱区域43的各个连接地形成。
此处，第3阱区域44存在于JFET区域或者其下方，不存在于漂移层21表面。另外，存在于与第2阱区域43相同的深度、或者存在于比第2阱区域43更深。
即，第3阱区域44不与第1阱区域41直接连接。进而，第3阱区域44不与周边区域42直接连接。
<C－2.动作>
通过形成这样的第3阱区域44，反馈电容进一步降低，从而实现了开关损耗的降低。另外，体二极管的接合面积进一步增加，从而实现了正向电流的增加。
另外，通过设为第2阱区域43与第1阱区域41在底面附近相接，第3阱区域44在第2阱区域43的底面附近相接那样的构造，从而缓和了由于插入第3阱区域44而引起的JFET区域的狭窄化。即，第1阱区域41与第3阱区域44的间隙向基板里侧方向扩展，所以能够防止JFET电阻大幅增加。进而，设为如图44~46所示的在向基板表面的投影图中观察时的第3阱区域44的配置、即设为JFET区域被第3阱区域44全部埋入的构造，也能够进一步降低反馈电容，所以是有效果的。
在图47~49中，详细说明图45的平面构造。图47~49示出图45中的F－F’之间、G－G’之间、H－H’之间的剖面构造。即，第2阱区域43如图48所示与第1阱区域41在其下方连接。第3阱区域44如图49所示与第2阱区域43在其下方连接。如图47所示，JFET开口区域的投影面被其下方的第3阱区域44所覆盖，但如图47的K所示，也可以在第1阱区域41与第3阱区域44之间设置间隙而配置JFET开口区域。由此，导通电流流过该间隙，所以不会产生元件不导通的缺陷，能够大幅降低反馈电容。另外，立体地扩展JFET区域的开口区域，能够降低导通电阻。另外，在图47~49中示出的结构，除了具有第3阱区域44的这点以外，与实施方式1所示的结构相同，所以省略其他结构的详细说明。
<C－3.效果>
根据本发明的实施方式3，在半导体装置中，具备多个第2阱区域43，还具备在多个第1阱区域41之间的漂移层21内部埋设并且与相互相邻的各第2阱区域43的各个连接地形成的第2导电类型的第3阱区域44，从而能够降低反馈电容和开关损耗，并且能够增大体二极管的导通电流。
另外，根据本发明的实施方式3，在半导体装置中，第3阱区域44的上表面比第1阱区域41的下表面形成于下方，从而能够立体地扩展JFET区域的开口区域，所以能够降低导通电阻。
另外，根据本发明的实施方式3，在半导体装置中，第2阱区域43以及第3阱区域44形成为俯视时覆盖多个第1阱区域41之间的区域的全部，从而能够进一步降低反馈电容。
<D.实施方式4>
<D－1.结构>
图50是示出本实施方式4的碳化硅半导体装置、具体而言碳化硅MOSFET的晶胞的剖面构造的图。
在本实施方式4中，其特征在于，在通过注入杂质而形成了第2阱区域43时，原样地使用在此使用的注入掩模而连续地注入第1导电类型的杂质，由此设置了作为第1导电类型的第1杂质区域的电流扩展层83。电流扩展层83具有比漂移层21高的杂质浓度，具体而言例如在2×1013cm‑3~2×1018cm‑3的范围内，其深度不超过漂移层21，最多也就是1μm。另外，在图50中示出的结构，除了具有电流扩展层83的这点以外，与实施方式1所示的结构相同，所以省略其他结构的详细说明。
<D－2.动作>
通过利用使用了与第2阱区域43的形成相同的掩模的自匹配的手法来设置电流扩展层83，从而在导通动作时穿过JFET区域的电流易于向低电阻的电流扩展层83所存在的横向扩展，所以能够降低JFET扩展电阻。特别是，通过第1导电类型的杂质注入而形成电流扩展层83，从而由于注入时的横向扩展效果，即使使用相同的注入掩模，也能够制作出比第2阱区域43更向横向扩展的区域，所以JFET电阻的降低效果变得更显著。
另外，在注入该第1导电类型的杂质时，也可以以相对基板表面从铅直方向往水平方向稍微倾斜的角度进行注入（倾斜注入），由此进一步横向扩展来制作电流扩展层83。
这样的电流扩展层83的扩展构造，如图51的数值计算结果所示，在由碳化硅构成的漂移层21中，例如通过注入700keV的铝来形成p型层并通过注入1.3MeV的氮来形成n+型层，从而能够制作出大致直至0.3μm~1.0μm的深度形成第2阱区域43、并从此至1.3μm左右形成电流扩展层83这样的纵构造。此处，图的纵轴表示Al或者N浓度，横轴表示从表面起的深度（nm）。特别是，碳化硅中的杂质的热扩散比以往的硅中的热扩散少，即使实施了高温的活性化热处理，也能大致保持注入时的分布，热扩散所致的杂质浓度的平滑化被抑止，易于制作图51所示那样的构造。
另外，在形成实施方式3所示的第3阱区域44时，通过同样的自匹配的手法，在第3阱区域44的下方形成第1导电类型的电流扩展层83，也起到同样的效果。
<D－3.效果>
根据本发明的实施方式4，在半导体装置中，还具备作为第1导电类型的第1杂质区域的电流扩展层83，该电流扩展层83形成在第2阱区域43和/或第3阱区域44的下方，具有比漂移层21的杂质浓度高的杂质浓度，从而能够降低JFET区域的扩展电阻。
另外，对于本实施方式1、2、3、4所示的上述效果，不会由于用于形成其构造的制造方法而影响效果。因此，即使使用在本实施方式1、2、3、4中作为一个例子记载的制造方法以外的制造方法来制作本装置，也不会对前文所述的效果造成影响。
以上，详细公开并记述了本发明的实施方式，但以上的记述仅例示了能够应用本发明的局部方面，本发明不限于此。即，在不脱离本发明的范围内，能够考虑针对记述的局部方面的各种修正、变形例。
另外，在本发明中，公开了半导体元件是纵型的MOSFET的情况，但即使通过例如在图4所示的半导体基板20与背面侧的欧姆电极72之间设置由第2导电类型构成的集电极层来构成具有IGBT的单元区域的半导体元件，也同样地起到前文所述的本发明的效果。因此，本发明的效力所及的范围可以说是MOSFET或者IGBT等具有MOS构造的作为开关元件的半导体元件。
另外，在本发明中，将在实施方式1、2、3、4中记载的具有MOS构造的半导体元件自身在狭义的意义下定义为“半导体装置”，除此以外，例如，将把该半导体元件与相对该半导体元件逆并联地连接的续流二极管以及生成并施加该半导体元件的栅极电压的控制电路等一起搭载于引线框架并封装而成的逆变器模块这样的、嵌入该半导体元件并应用而成的功率模块自身在广义的意义下也定义为“半导体装置”。
虽然详细说明了本发明，但上述说明仅为全部局部方面中的例示，本发明不限于此。未例示的无数变形例也不脱离本发明的范围而能够设想并得到。
产业上的可利用性
本发明适用于例如逆变器那样的电力变换器。