《可伸缩分裂栅存储器单元阵列.pdf》由会员分享，可在线阅读，更多相关《可伸缩分裂栅存储器单元阵列.pdf（15页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN104134670A43申请公布日20141105CN104134670A21申请号201410182736522申请日2014043013/873,91720130430USH01L27/11520060171申请人飞思卡尔半导体公司地址美国得克萨斯72发明人简A耶特洪庄敏康承泰罗纳德J希兹德克74专利代理机构中原信达知识产权代理有限责任公司11219代理人陈依虹刘光明54发明名称可伸缩分裂栅存储器单元阵列57摘要本发明涉及可伸缩分裂栅存储器单元阵列。分裂栅存储器阵列包括具有存储器单元与12、14、18、20交叉的24、32、42的第一行24；具有存储器单元与12、14、1。
2、8、20交叉的26、34、44的第二行26，其中所述第二行与所述第一行相邻；以及多个段。每个段32、34、36；40、42、44包括所述第一行的第一多个存储器单元与12、14交叉；所述第二行的第二多个存储器单元；形成了所述第一多个存储器单元的每个存储器单元的控制栅的第一控制栅部分32；以及形成了所述第二多个存储器单元的每个存储器单元的控制栅的第二控制栅部分34。所述第一控制栅部分和所述第二控制栅部分会聚36到在所述多个段的相邻段之间的单一控制栅部分38。30优先权数据51INTCL权利要求书3页说明书6页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书6页附图5页1。
3、0申请公布号CN104134670ACN104134670A1/3页21一种具有多个行的分裂栅存储器阵列，包括分裂栅存储器单元的第一段，包括沿着所述第一段的第一行的第一多个分裂栅存储器单元；沿着所述第一段的第二行的第二多个分裂栅存储器单元，其中所述第二行与所述第一行相邻；第一控制栅导体，所述第一控制栅导体形成了所述第一多个分裂栅存储器单元中的每个的控制栅；第二控制栅导体，所述第二控制栅导体形成了所述第二多个分裂栅存储器单元中的每个的控制栅；以及行带导体，所述行带导体被物理地连接在所述第一控制栅导体和所述第二控制栅导体之间；分裂栅存储器单元的第二段，包括沿着所述第二段的第一行的第一多个分裂栅存储。
4、器单元；沿着所述第二段的第二行的第二多个分裂栅存储器单元，其中所述第二段的所述第二行与所述第二段的所述第一行相邻；第一控制栅导体，所述第一控制栅导体形成了所述第二段的所述第一多个分裂栅存储器单元中的每个的控制栅；第二控制栅导体，所述第二控制栅导体形成了所述第二段的所述第二多个分裂栅存储器单元中的每个的控制栅；以及行带导体，所述行带导体被物理地连接在所述第一控制栅导体和所述第二控制栅导体之间；以及段带导体，所述段带导体被物理地连接在所述第一段的所述行带导体和所述第二段的所述行带导体之间。2根据权利要求1所述的分裂栅存储器阵列，进一步包括第一选择栅导体，所述第一选择栅导体形成了所述第一段的所述第一。
5、多个分裂栅存储器单元中的每个的选择栅和所述第二段的所述第一多个分裂栅存储器单元中的每个的选择栅；以及第二选择栅导体，所述第二选择栅导体形成了所述第一段的所述第二多个分裂栅存储器单元中的每个的选择栅和所述第二段的所述第二多个分裂栅存储器单元中的每个的选择栅；其中所述段带导体位于所述第一选择栅导体和所述第二选择栅导体之间。3根据权利要求1所述的分裂栅存储器阵列，其中所述段带导体包括多晶硅。4根据权利要求3所述的分裂栅存储器阵列，其中所述段带导体形成在与所述第一段和第二段的所述第一控制栅导体和第二控制栅导体相同的多晶硅层内。5根据权利要求3所述的分裂栅存储器阵列，进一步包括第一触点，所述第一触点被连。
6、接到所述第一段和所述第二段之间的所述第一选择栅导体；以及第二触点，所述第二触点被连接到所述第一段和所述第二段之间的所述第二选择栅导体，其中所述段带导体位于所述第一触点和第二触点之间。权利要求书CN104134670A2/3页36根据权利要求1所述的分裂栅存储器阵列，其中所述第一段进一步包括多个有源区域，所述多个有源区域被所述第一段的所述第一控制栅导体和所述第一段的所述第二控制栅导体交叉，其中每个交叉对应于分裂栅存储器单元；以及虚拟有源区域，其中所述行带导体处于所述虚拟有源区域之上。7根据权利要求6所述的分裂栅存储器阵列，其中所述第一段进一步包括第一源极/漏极触点，所述第一源极/漏极触点被连接到。
7、所述第一段的所述有源区域中的每个，所述第一源极/漏极触点中的每个位于所述第一段的所述第一控制栅导体和所述第二控制栅导体之间。8根据权利要求7所述的分裂栅存储器阵列，其中所述第一段进一步包括第二源极/漏极触点，所述第二源极/漏极触点被连接到所述第一段的所述有源区域中的每个，其中所述第一段的所述第二控制栅导体位于所述第二源极/漏极触点和所述第一源极/漏极触点之间。9根据权利要求1所述的分裂栅存储器阵列，其中所述第一段的所述行带导体基本垂直于所述第一段的所述第一控制栅导体和第二控制栅导体，并且所述第二段的所述行带导体基本垂直于所述第二段的所述第一控制栅导体和第二控制栅导体。10一种分裂栅存储器阵列，。
8、包括具有存储器单元的第一行；具有存储器单元的第二行，其中所述第二行与所述第一行相邻；以及多个段，其中每个段包括所述第一行的第一多个存储器单元，所述第二行的第二多个存储器单元，第一控制栅部分，所述第一控制栅部分形成了所述第一多个存储器单元的每个存储器单元的控制栅，以及第二控制栅部分，所述第二控制栅部分形成了所述第二多个存储器单元的每个存储器单元的控制栅，其中所述第一控制栅部分和所述第二控制栅部分会聚到在所述多个段的相邻段之间的单一控制栅部分。11根据权利要求10所述的分裂栅存储器阵列，进一步包括第一选择栅部分，所述第一选择栅部分形成了所述第一多个存储器单元的每个存储器单元的选择栅；以及第二选择栅。
9、部分，所述第二选择栅部分形成了所述第一多个存储器单元的每个存储器单元的选择栅。12根据权利要求11所述的分裂栅存储器阵列，其中所述第一选择栅部分形成了所述多个段的相邻段的所述第一行的第三多个存储器单元的选择栅，并且所述第二选择栅部分形成了所述多个段的所述相邻段的所述第二行的第四多个存储器单元的选择栅。13根据权利要求11所述的分裂栅存储器阵列，其中每个单一控制栅部分位于所述第一选择栅部分和所述第二选择栅部分之间。14根据权利要求11所述的分裂栅存储器阵列，进一步包括第一触点，所述第一触点被连接到所述多个段的相邻段之间的所述第一选择栅部分；权利要求书CN104134670A3/3页4以及第二触点。
10、，所述第二触点被连接到所述多个段的相邻段之间的所述第二选择栅部分。15根据权利要求14所述的分裂栅存储器阵列，其中相邻段之间的每个单一控制栅部分位于所述相邻段之间的所述第一触点和所述第二触点之间。16根据权利要求11所述的分裂栅存储器阵列，其中每个段包括多个有源区域，所述多个有源区域被所述第一控制栅部分和所述第二控制栅部分交叉；第一虚拟有源区域；以及第二虚拟有源区域，其中所述多个有源区域位于所述第一虚拟有源区域和第二虚拟有源区域之间。17根据权利要求16所述的分裂栅存储器阵列，其中所述第一控制栅部分和第二控制栅部分之间的所述会聚位于所述多个相邻段的相邻段的所述多个有源区域之间。18根据权利要求。
11、16所述的分裂栅存储器阵列，其中每个段包括第一多个源极/漏极触点，所述第一多个源极/漏极触点被连接到所述第一控制栅部分和所述第二控制栅部分之间的所述多个有源区域中的每个；以及第二多个源极/漏极触点，所述第二多个源极/漏极触点被连接到所述多个有源区域中的每个，其中所述第二控制栅部分和所述第二选择栅部分位于所述第一多个源极/漏极触点和所述第二多个源极/漏极触点之间。19根据权利要求10所述的分裂栅存储器阵列，其中所述单一控制栅部分形成在与所述第一控制栅部分和第二控制栅部分相同的多晶硅层内。20根据权利要求10所述的分裂栅存储器阵列，其中所述单一控制栅部分基本平行于所述第一控制栅部分和第二控制栅部分。
12、。权利要求书CN104134670A1/6页5可伸缩分裂栅存储器单元阵列技术领域0001本公开涉及分裂栅存储器单元，更具体地说，涉及可伸缩的分裂栅存储器单元的阵列。背景技术0002非易失性数据存储通常被用于集成电路中。在用于非易失性数据存储的一种类型的半导体器件结构中，单元包括控制栅和选择栅。当两个栅处于相同沟道的不同部分之上的时候，这种类型的存储器单元通常被称为分裂栅存储器单元。在这种类型的布置中，控制栅是给定扇区的所有存储器单元所共有的。在安排这种存储器阵列时，问题包括这两个栅之间的交互作用。选择栅对于访问速度尤为重要，特别是读取，因为它们对单元选择非常重要。因此，问题涉及确保选择栅具有低。
13、阻抗，以便它可以在选择和取消选择之间快速进行切换。虽然速度很重要，空间也很重要。所需的速度优选地不以附加空间为代价来实现。随着特征尺寸的减小，速度将通常会提高，并且期望给定布局不必进行大的改变，以便利用增加的速度和尺寸减小的机会。附图说明0003通过举例的方式说明了本发明，并且本发明不受限于附图，在附图中，相同的附图标记指示相同的元素。附图中的元素为了简便以及清晰而被图示，并且不一定按比例绘制。0004图1图示了根据本发明的实施例的在处理的阶段的分裂栅存储器阵列的布局；0005图2图示了根据本发明的实施例的在处理的后续阶段的图1的分裂栅存储器阵列的布局；0006图3图示了根据本发明的实施例的在。
14、处理的后续阶段的图2的分裂栅存储器阵列；0007图4图示了在分裂栅存储器阵列的第一位置处的截面；0008图5图示了在分裂栅存储器阵列的第二位置处的截面；以及0009图6图示了分裂栅存储器阵列的第三位置。具体实施方式0010一方面，分裂栅存储器的相邻行将其控制栅会聚在附近的位置，其中选择栅在该位置被捆绑到金属触点，以给选择栅提供低阻抗信号传播。通过会聚相邻控制栅，选择栅触点还具有附加空间以允许相邻选择栅的更紧密间距。参考附图和以下说明书将对此更好的理解。0011图1图示了在处理的阶段的分裂栅存储器阵列10的顶视图，其中已经形成有源区域和选择栅，所述有源区域诸如有源区域12、14、16、18、20。
15、和22，所述选择栅诸如选择栅24、26和28。选择栅24、26和28是平行的并且如图1所示水平地行进，并且可以是多晶硅，并且可以具有上部硅化物层。它们也可以是另一种导体，诸如金属。有源区域12、14、16、说明书CN104134670A2/6页618、20和22处于衬底内并且被可以是氧化物的隔离区域限定。有源区域12、14、16、18、20和22是平行的并且如图1所示垂直地行进。在这个例子中，它们具有相同的宽度。分裂栅存储器阵列10将具有比所示更多的有源区域和选择栅。在典型的例子中，分裂栅存储器阵列10将包括多个扇区，其中每个扇区的存储器单元将被一起擦除。有源区域16和18是用于虚拟单元，所述。
16、虚拟单元用于给与它们相邻的存储器单元提供对称边界。例如，有源区域14是用于有源单元，并且通过有源区域12在一侧上接界。有源区域16在相对侧提供了与有源区域12所提供的边界相同的边界。0012图2图示了在处理的后续阶段的分裂栅存储器阵列10，其中形成了共有控制栅导体30和50。控制栅导体30具有水平地穿过有源区域12和14的控制栅部分32、水平地穿过有源区域20的控制栅部分42、在图2的下面并且与穿过有源区域12和14的控制栅部分平行的控制栅部分34、在图2的下面并且与穿过有源区域20的控制栅部分42平行的控制栅部分44、在一部分有源区域16之上垂直行进并且连接控制栅部分32和34的行带导体36。
17、、在一部分有源区域18之上垂直行进并且连接控制栅部分42和44的行带导体40、水平地行进并且连接到行带36和40的段带38、在一部分有源区域22之上垂直行进并且连接控制栅部分24和42的行带、以及水平行进并且连接到行带46和在图2中未示出的另一个行带的段带48。控制栅部分32与选择栅24部分地重叠。控制栅部分34与选择栅26部分地重叠。控制栅部分42与选择栅24部分地重叠。控制栅部分44与选择栅26部分地重叠。段带38与选择栅24和26两者间隔开。控制栅部分32和34通过行带36会聚到有源区域16之上并且通过行带40会聚到有源区域18之上。控制栅30的连续性通过段带38在行带36和40之间保持。
18、，其中段带38按照行进于在控制栅部分32和34之间以及在控制栅部分42和44之间的中间途径的线而行进。效果就是控制栅导体30的连续性被保持，同时从在有源区域16和18之间的区域内的选择栅24和26获得间隔。控制栅导体50的目的与用于选择栅28和在图2中未示出且处于选择栅28下面的相邻选择栅的控制栅导体30的目的相同。0013图3所示的是接触在控制栅部分32和34之间的有源区域12的触点52、接触了在选择栅26和选择栅28之间的有源区域12的触点54、接触了在控制栅部分32和34之间的有源区域14的触点56、接触了在选择栅26和28之间的有源区域14的触点58、接触了在选择栅26和28之间的有源。
19、区域16的触点60、接触了在有源区域16和18之间的选择栅24的触点62、接触了在有源区域16和18之间的选择栅26的触点64、接触了在有源区域16和18之间的选择栅28的触点66、接触了在选择栅26和28之间的有源区域18的触点68、接触了在控制栅部分42和44之间的有源区域20的触点70、接触了在选择栅26和28之间的有源区域20的触点72、接触了在选择栅26和28之间的有源区域22的触点74、接触了在有源区域22和在图3中未示出的另一个有源区域之间的选择栅24的触点76、接触了在有源区域22和在图3中未示出的其它有源区域之间的选择栅26的触点78、接触了在有源区域22和在图3中未示出的其。
20、它有源区域之间的选择栅28的触点80。段长度82被示出为横跨了连续段带48和38的中心之间的距离的长度。段长度也可以被认为是从段带到该行的末端的距离。对于诸如控制栅导体30的给定控制栅导体，会聚区域84包括行带36、段带38以及行带40。作为可能尺寸的例子，选择栅可以是012微米宽，控制栅导体的部分可以每一个是018微米宽，有源区域16和18之间的距离可以是039微米，选择栅说明书CN104134670A3/6页726和28之间的距离可以是027微米，控制栅部分42和44之间的距离可以是033微米，并且有源区域12和14之间的距离以及14和16之间的距离可以是014微米。这些尺寸，包括比率，将。
21、随着意在使用的特定工艺的特定平板印刷能力而变化。0014相邻控制栅部分汇聚以提供与它们重叠的选择栅的距离的特性允许触点62、64、66、76、78和80直接落在选择栅24、26和28上。这避免了要求这些触点所要求的标签以及然后将要求以适应这些标签的对应的附加间隔。这允许避免增大阵列大小以适应标签。随着尺寸的减小，这就允许缩放。0015图4图示了在图3中示出的截面4所取的分裂栅存储器阵列10，其中有源区域20处于可以是硅的衬底100内。所示出的是漏极区域102、源极区域104、漏极区域114、在处于衬底100上的栅极介电质108之上的选择栅24、与选择栅24部分地重叠且处于延伸到在选择栅24和控。
22、制栅部分42之间的区域的纳米晶体106之上的控制栅部分42、与选择栅24和控制栅部分42的侧面相邻而不是处于它们之间的侧面的侧壁间隔物116、处于衬底100上的纳米晶体层110之上的控制栅部分44、处于带有延伸到选择栅26和控制栅部分44之间的区域的纳米晶体层110的栅极介电质112之上的选择栅26、与选择栅26和控制栅部分44的侧面相邻而不是在它们之间的侧面的侧壁间隔物118、以及覆盖了选择栅24和26以及控制栅部分42和44并且围绕触点70的夹层介电质120。这示出了可以在常规分裂栅样式中操作的一对分裂栅存储器单元。0016图5图示了穿过图3中所示的截面5的分裂栅存储器阵列10，其中示出了。
23、在有源区域18的衬底100内的掺杂区域122，掺杂区域12是用于虚设单元。行带40分别在处于栅介电质108和112之上的选择栅24和26之间延伸。行带40处于纳米晶体层128之上，该纳米晶体层128在衬底100上并且还在行带40和选择栅24之间以及在行带40和选择栅26之间。夹层介电质120覆盖了行带40、以及选择栅24和26。这示出了控制栅部分42和44会聚以形成行带40的结果。对于速度要求导致需要接触选择栅部分途径通过阵列的情况，甚至在使用触点的标签的情况下，阵列将需要被打开以便给触点腾出空间。打开阵列的结果就是阵列中的不连续性，使得虚拟单元在不连续性的接口处通常是必要的。因为然后存在由于。
24、速度要求而无论如何都是必要的以便具有到选择栅的触点的虚拟单元位置，所以为了保持控制栅导体沿着行方向的连续性，就没有控制栅部分42和44的会聚所要求的附加空间。0017图6图示了穿过图3中所示的截面6的分裂栅存储器阵列10，其中示出了在分别与触点62和64接触的选择栅24和26之间的段带38。隔离区域138形成于衬底100内。栅介电质108和112被示出为处于选择栅24和26下面，其中在栅介电质是氧化物以及隔离138被氧化的情况下，选择栅24和26可能不是可见的。纳米晶体层132处于段带38下面，其中它是控制栅导体30的一部分。触点62和64分别接触选择栅24和26。层间介电质120处于选择栅2。
25、4和26以及段带38之上并且围绕触点62和64。这示出了可用于在一位置中制作接触选择栅24和26的触点的空间，在该一位置中，它们与段带38足够远，通过延续行带36和40，这就保持了控制栅导体30的连续性，其中行带36和40进而分别是控制栅部分32和34以及控制栅部分42和44的会聚。0018因此，可以看出，对于形成到选择栅的触点可能已经是必要的空间可以被用于避免不得不将选择栅比另外要求的进一步间隔开。在创建用于选择栅触点的空间的区域内，说明书CN104134670A4/6页8这导致需要虚拟单元，制作用于触点64和66的标签将潜在地使来自一个的标签太接近其它选择栅。此外，标签本身就必须相互隔开。。
26、延伸标签不能在其它方向被延伸，这是因为控制栅在那个方向上与选择栅重叠。因此，所描述和示出的阵列给选择栅提供了触点，而不需要额外选择栅空间并且不需要标签，同时不危害性能。0019目前应了解提供了具有多个行的分裂栅存储器阵列。所述分裂栅存储器阵列进一步包括分裂栅存储器单元的第一段。所述第一段包括沿着所述第一段的第一行的第一多个分裂栅存储器单元；所述第一段进一步包括沿着所述第一段的第二行的第二多个分裂栅存储器单元，其中所述第二行与所述第一行相邻。所述第一段进一步包括形成了所述第一多个分裂栅存储器单元中的每个的控制栅的第一控制栅导体。所述第一段进一步包括形成了所述第二多个分裂栅存储器单元中的每个的控制。
27、栅的第二控制栅导体。所述第一段进一步包括被物理地连接在所述第一控制栅导体和所述第二控制栅导体之间的行带导体。所述分裂栅存储器阵列进一步包括分裂栅存储器单元的第二段。所述第二段包括沿着所述第二段的第一行的第一多个分裂栅存储器单元。所述第二段进一步包括沿着所述第二段的第二行的第二多个分裂栅存储器单元，其中所述第二段的所述第二行与所述第二段的所述第一行相邻。所述第二段进一步包括形成了所述第二段的所述第一多个分裂栅存储器单元中的每个的控制栅的第一控制栅导体。所述第二段进一步包括形成了所述第二段的所述第二多个分裂栅存储器单元中的每个的控制栅的第二控制栅导体。所述第二段进一步包括被物理地连接在所述第一控制。
28、栅导体和所述第二控制栅导体之间的行带导体。所述分裂栅存储器阵列进一步包括被物理地连接在所述第一段的所述行带导体和所述第二段的所述行带导体之间的段带导体。所述分裂栅存储器阵列可以包括形成了所述第一段的所述第一多个分裂栅存储器单元中的每个的选择栅和所述第二段的所述第一多个分裂栅存储器单元中的每个的选择栅的第一选择栅导体，以及形成了所述第一段的所述第二多个分裂栅存储器单元中的每个的选择栅和所述第二段的所述第二多个分裂栅存储器单元中的每个的选择栅的第二选择栅导体，其中所述段带导体位于所述第一选择栅导体和所述第二选择栅导体之间。所述分裂栅存储器阵列可以被认为所述段带导体包括多晶硅。所述分裂栅存储器阵列可。
29、以被认为所述段带导体形成在与所述第一段和第二段的所述第一控制栅导体和第二控制栅导体相同的多晶硅层内。所述分裂栅存储器阵列还可以包括被连接到所述第一段和所述第二段之间的所述第一选择栅导体的第一触点以及被连接到所述第一段和所述第二段之间的所述第二选择栅导体的第二触点，其中所述段带导体位于所述第一触点和第二触点之间。所述分裂栅存储器阵列可以被认为所述第一段进一步包括被所述第一段的所述第一控制栅导体和所述第一段的所述第二控制栅导体交叉的多个有源区域，其中每个交叉对应于分裂栅存储器单元；以及虚拟有源区域，其中所述行带导体处于所述虚拟有源区域之上。所述分裂栅存储器阵列可以被认为所述第一段进一步包括被连接到。
30、所述第一段的所述有源区域中的每个的第一源极/漏极触点，所述第一源极/漏极触点中的每个位于所述第一段的所述第一控制栅导体和所述第二控制栅导体之间。所述分裂栅存储器阵列可以被认为所述第一段进一步包括被连接到所述第一段的所述有源区域中的每个的第二源极/漏极触点，其中第一段的所述第二控制栅导体位于所述第二源极/漏极触点和所述第一源极/漏极触点之间。所述分裂栅存储器阵列可以被认为所述第一段的所述行带导体基本垂直于所述第一段的所述第一控制栅导体和第二控制栅导体，并且所述第二段的所述行带导体基说明书CN104134670A5/6页9本垂直于所述第二段的所述第一控制栅导体和第二控制栅导体。0020还公开的是具。
31、有存储器单元的第一行的分裂栅存储器阵列。所述分裂栅存储器阵列进一步包括多个段以及具有存储器单元的第二行，其中所述第二行与所述第一行相邻。每个段包括所述第一行的第一多个存储器单元、所述第二行的第二多个存储器单元、形成了所述第一多个存储器单元的每个存储器单元的控制栅的第一控制栅部分，以及形成了所述第二多个存储器单元的每个存储器单元的控制栅的第二控制栅部分。所述第一控制栅部分和所述第二控制栅部分会聚到在所述多个段的相邻段之间的单一控制栅部分。所述分裂栅存储器阵列进一步包括形成了所述第一多个存储器单元的每个存储器单元的选择栅的第一选择栅部分，以及形成了所述第一多个存储器单元的每个存储器单元的选择栅的第。
32、二选择栅部分。所述分裂栅存储器阵列可以被认为所述第一选择栅部分形成了所述多个段的相邻段的所述第一行的第三多个存储器单元的选择栅，以及所述第二选择栅部分形成了所述多个段的所述相邻段的所述第二行的第四多个存储器单元的选择栅。所述分裂栅存储器阵列可以被认为每个单一控制栅部分位于所述第一选择栅部分和所述第二选择栅部分之间。所述分裂栅存储器阵列还可以包括被连接到所述多个段的相邻段之间的所述第一选择栅部分的第一触点，以及所述分裂栅存储器阵列进一步可以包括被连接到所述多个段的相邻段之间的所述第二选择栅部分的第二触点。所述分裂栅存储器阵列可以被认为相邻段之间的每个单一控制栅部分位于所述相邻段之间的所述第一触点。
33、和所述第二触点之间。所述分裂栅存储器阵列可以被认为每个段包括被所述第一控制栅部分和所述第二控制栅部分交叉的多个有源区域、第一虚拟有源区域以及第二虚拟有源区域，其中所述多个有源区域位于所述第一虚拟有源区域和第二虚拟有源区域之间。所述分裂栅存储器阵列可以被认为所述第一控制栅部分和第二控制栅部分之间的所述会聚位于所述多个相邻段的相邻段的所述多个有源区域之间。所述分裂栅存储器阵列可以被认为每个段包括被连接到所述第一控制栅部分和所述第二控制栅部分之间的所述多个有源区域中的每个的第一多个源极/漏极触点，以及被连接到所述多个有源区域中的每个的第二多个源极/漏极触点，其中所述第二控制栅部分和所述第二选择栅部分。
34、位于所述第一多个源极/漏极触点和所述第二多个源极/漏极触点之间。所述分裂栅存储器阵列可以被认为所述单一控制栅部分形成在与所述第一控制栅部分和第二控制栅部分相同的多晶硅层内。所述分裂栅存储器阵列可以被认为所述单一控制栅部分基本平行于所述第一控制栅部分和第二控制栅部分。0021虽然在此参照具体实施例描述了本发明，但是如以下权利要求所陈述的，在不脱离本发明的范围的情况下，可以进行各种修改以及变化。例如，会聚的形式被示出为发生在90度角，但是不同的角也可以是有效的。而且，两个虚拟有源区域被示出为与带单元相关联，但是附加虚拟有源区域也可以被使用。例如，两个虚拟有源区域可以被平行添加并且在虚拟有源区域16。
35、和18之间，以便一个添加的虚拟有源区域将在触点62和有源区域16之间行进，以及另一个添加的虚拟有源区域将在虚拟有源区域18和触点62之间行进。因此，说明书以及附图被认为是说明性而不是狭义性的，并且所有这样的修改意在被包括在本发明的范围内。关于具体实施例，在此描述的任何好处、优点或解决方案都不意在被解释为任何或所有权利要求的关键的、必需的、或必要的特征或元素。0022在说明书和权利要求中的术语“前面”、“后面”、“顶部”、“底部”、“之上”、“下面”等等，如果具有的话，是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解术说明书CN104134670A6/6页10语的这种用法在适当的情况。
36、下是可以互换的，以便在此描述的实施例例如能够在其它定向而不是在此说明或另外描述的那些定向上进行操作。0023而且，即使当同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及诸如“一”或“一个”的不定冠词时，在权利要求中诸如“至少一个”以及“一个或多个”的介绍性短语的使用也不应该被解释成暗示通过不定冠词“一”或“一个”引入的其它权利要求元素将包括这样介绍的权利要求元素的任何特定权利要求限制成仅包含这样的元素的发明。对于定冠词的使用也是如此。0024除非另有说明，使用诸如“第一”以及“第二”的术语来任意地区分这样的术语描述的元素。因此，这些术语不一定旨在指示这样的元素的时间或其它优先次序。说明书CN104134670A101/5页11图1说明书附图CN104134670A112/5页12图2说明书附图CN104134670A123/5页13图3说明书附图CN104134670A134/5页14图4图5说明书附图CN104134670A145/5页15图6说明书附图CN104134670A15。