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1、10申请公布号CN104051491A43申请公布日20140917CN104051491A21申请号201410097862022申请日2014031761/786,62420130315US13/906,28920130530USH01L27/24200601H01L23/48200601H01L45/00200601H01L21/76820060171申请人新加坡商格罗方德半导体私人有限公司地址新加坡新加坡城72发明人龚顺强陈元文王磊刘威易万兵J奥斯瓦尔德74专利代理机构北京戈程知识产权代理有限公司11314代理人程伟王锦阳54发明名称具有贯穿硅中介/硅导孔应用的非易失性内存器件57摘要。
2、一种具有贯穿硅中介/硅导孔应用的非易失性内存器件。本发明公开一种内存器件及形成该器件的方法。该器件包括基板，具有阵列表面及非阵列表面；内存阵列，具有藉由在第一方向的第一导体及在第二方向的第二导体而互连的复数个内存单元。所述内存阵列配置在基板的阵列表面上。所述内存阵列复包含配置在基板中的硅导孔TSV接点。所述TSV接点从阵列表面延伸至非阵列表面，使非阵列表面能电性连接至阵列。30优先权数据51INTCL权利要求书2页说明书6页附图8页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图8页10申请公布号CN104051491ACN104051491A1/2页21一种器件，。
3、包括基板，具有阵列表面及非阵列表面；内存阵列，其具有藉由在第一方向的第一导体及在第二方向的第二导体而互连的复数个内存单元，所述内存阵列配置在所述基板的所述阵列表面上；以及硅导孔TSV接点，其配置在所述基板中，所述TSV接点从所述阵列表面延伸至所述非阵列表面，所述TSV接点能从所述非阵列表面电性连接至所述阵列。2根据权利要求1所述的器件，其中，所述基板作用为中介基板；配置中介接点以使所述内存阵列之间藉由所述TSV接点而能电性连接；以及配置中介垫以使所述内存阵列经由硅导孔电性连接其它电路。3根据权利要求2所述的器件，其中，控制器器件是连接到所述中介垫，以用于控制内存存取所述内存阵列。4根据权利要求。
4、1所述的器件，复包括配置在所述基板的所述非阵列表面上的控制电路，其中所述基板的所述非阵列表面作用为所述基板的作用表面。5根据权利要求4所述的器件，复包括配置在所述非阵列表面上方的介电层的暴露表面上的器件凸块，所述器件凸块耦接所述TSV接点。6根据权利要求5所述的器件，复包括配置于配置在所述阵列表面上的阵列介电层的表面上的阵列接点，所述阵列接点耦接所述TSV接点，以利于所述器件与另一个器件的堆栈。7根据权利要求1所述的器件，其中，所述内存阵列为非易失性内存NVM阵列。8根据权利要求8所述的器件，其中，所述NVM阵列为电阻式NVM阵列。9根据权利要求8所述的器件，其中，所述NVM阵列为相变随机存取。
5、内存PCRAM及磁随机存取内存MRAM。10根据权利要求1所述的器件，其中，内存单元包含配置在第一导体及第二导体之间的存储插件。11一种用于形成器件的方法，包括提供具有阵列表面及非阵列表面的基板；形成从所述基板的所述阵列表面延伸至所述非阵列表面的TSV接点；以及形成具有藉由第一导体及第二导体而互连的复数个内存单元的内存阵列，其中，所述内存阵列耦接所述TSV接点。12根据权利要求11所述的方法，复包括在形成所述内存阵列之前形成所述TSV接点；以及形成中介垫，以经由所述TSV接点而与所述内存阵列及其它电路电性连接。13根据权利要求12所述的方法，复包括在所述基板的所述非阵列表面上形成中介接点，所述。
6、中介接点耦接所述TSV接点。14根据权利要求13所述的方法，其中，所述阵列表面为所述基板的内存阵列侧，而所述非阵列表面为所述基板的非内存阵列侧。15根据权利要求14所述的方法，复包括先处理所述基板的所述内存阵列侧；以及权利要求书CN104051491A2/2页3在完成所述阵列侧的处理后，处理所述基板的所述非内存阵列侧。16根据权利要求15所述的方法，其中，处理所述非内存阵列侧包括薄化所述基板的背侧以暴露所述TSV接点；以及形成耦接所述TSV接点的封装接点。17根据权利要求11所述的方法，复包括使用前段制程FEOL处理而形成配置在所述基板的所述非阵列表面上的控制电路；在形成所述控制电路后形成所述。
7、TSV接点；以及使用后段制程BEOL处理而使所述TSV接点与所述控制电路互连。18根据权利要求11所述的方法，复包括在处理所述基板的所述非阵列表面之后，处理所述基板的所述阵列表面；薄化所述阵列表面以暴露所述TSV接点；以及在所述阵列表面上形成所述内存阵列，所述内存阵列与所述TSV接复互连。19根据权利要求18所述的方法，其中，所述内存阵列包括电阻式NVM阵列。20一种用于形成NVM内存器件的方法，其包括提供具有阵列表面及非阵列表面的基板；形成从所述基板的所述阵列表面延伸至所述非阵列表面的TSV接点；以及形成具有由第一导体及第二导体互连的复数个内存单元的电阻式NVM，其中所述电阻式NVM耦接于所。
8、述TSV接点。权利要求书CN104051491A1/6页4具有贯穿硅中介/硅导孔应用的非易失性内存器件技术领域0001一般来说，本发明涉及内存器件的领域，更特定来说，涉及内存器件及其形成方法。背景技术0002一种随机存取内存RAM器件包括具有互连的许多内存单元的内存阵列，以存储信息。提供控制电路以便于存取内存单元。举例来说，非易失性内存NVM阵列包括NVM内存单元及用于存取所存储信息的控制电路。在NVM阵列的情况下，当断电时仍然保留数据。0003然而，随着对于更大容量的存储有持续需求，器件变得更大。举例来说，为了容纳组件，伴随更复杂控制电路的具有更多内存单元的更大阵列需要更大的芯片区域。这导致。
9、更高的费用。另外，由于某些内存的类型，如相变随机存取内存PCRAM或磁随机存取内存MRAM，需需要高的热预算，具有集成控制电路的传统的RAM器件降低灵活性。这可能会造成伴随控制电路的处理问题。0004从前面的讨论，想要的是提供改进的内存器件。发明内容0005具体实施例一般涉及NVM器件。在一具体实施例中，器件包括基板，具有阵列表面及非阵列表面；内存阵列，具有藉由在第一方向的第一导体及在第二方向的第二导体而互连的复数个内存单元。所述内存阵列配置在基板的阵列表面上。所述内存阵列复包含配置在基板中的硅导孔TSV接点。所述TSV接点从阵列表面延伸至非阵列表面。所述TSV接点能从非阵列表面电性连接至阵列。
10、。0006在另一具体实施例中，呈现一种用于形成内存器件的方法。所述方法包括提供具有阵列表面及非阵列表面的基板。形成从所述基板的阵列表面延伸至非阵列表面的TSV接点。形成具有藉由第一导体及第二导体而互连的复数个内存单元。所述内存阵列耦接所述TSV接点。0007在另一具体实施例中，呈现一种用于形成NVM器件的方法。所述方法包括提供具有阵列表面及非阵列表面的基板。形成从所述基板的阵列表面延伸至非阵列表面的TSV接点。形成具有由第一导体及第二导体而互连的复数个内存单元的电阻式NVM。所述电阻式NVM耦接于所述TSV接点。0008本文所述的具体实施例的这些和其它的优点及特征将通过参照下面的描述及附图而变。
11、得清楚明白。此外，应理解的是本文所述的各种具体实施例的特征不是相互排斥的，且可以各种组合及排列中存在。附图说明0009在附图中，相似的附图标记通常指的是在所有不同视图中的相同组件。同时，附图说明书CN104051491A2/6页5不一定是成比例的，重点反而是通常放在说明本发明的原理上。本发明的各种具体实施例是参照下面的附图而描述，其中0010图1A至图1D显示器件的具体实施例的简化视图；0011图2至图3显示器件的具体实施例的剖视图；以及0012图4及图5显示用于形成器件的流程的具体实施例。具体实施方式0013具体实施例涉及非易失性内存NVM器件。NVM器件例如可包含相变随机存取内存PCRAM。
12、、磁随机存取内存MRAM及电阻式随机存取内存RERAM。也可使用其它类型的NVM或内存器件。这样的NVM器件可并入电子产品或设备中，如电话、计算器，移动式智能产品等等。0014图1A至1D显示器件100的具体实施例的简化视图。如其显示的器件包括具有复数个内存单元130的内存阵列120。在一具体实施例中，内存阵列为具有非易失性内存单元的非易失性内存NVM阵列。内存单元包括配置在第一导体150及第二导体160之间的存储组件。存储组件可例如为配置在第一导体及第二导体之间的存储插件。在一具体实施例中，存储组件为形成电阻式NVM单元的电阻式存储组件。0015阵列包括在第一方向例如，X方向的复数个第一导体。
13、及在第二方向例如，Y方向的复数个第二导体。举例来说，第一或上导体是在第二或下导体配置在第二方向时配置在第一方向。在一具体实施例中，上导体为字线WL而下导体为位线BL。举例来说，第一方向及第二方向为正交方向。也可使用导体的其它配置。在上导体及下导体的交叉点处配置存储组件，进而形成记忆单元。0016电阻式存储组件为可编程的电阻式组件。可编程的电阻式组件具有多个稳定电阻状态。在一具体实施例中，电阻式组件为具有第一稳定电阻状态及第二稳定电阻状态的双稳定电阻式组件。举例来说，电阻式组件具有其中一者对应于逻辑“0”及另一者对应于逻辑“1”的稳定高电阻状态及稳定低电阻状态。举例来说，高电阻状态可在低电阻状态。
14、可表现为逻辑“1”时，可表现为逻辑“0”。也可使用具有高电阻状态表现为逻辑“1”及低电阻状态表现为逻辑“0”。也可使用用于电阻式组件的数据存储的其它配置。0017在一具体实施例中，存储组件为相变PC存储组件。相变存储组件包括形成相变随机存取内存PCRAM单元的相变材料PCM。可使用多种类型的PCM。举例来说，PCM可为硫族化物材料。在一具体实施例中，硫族化物材料为锗锑碲GESBTE合金。在一具体实施例中，硫族化物材料为五锗二锑五碲GE2SB2TE5GST。也可使用其它类型的硫族化物或PCM。0018PCM可为结晶或非晶相。结晶相在非晶相为高电阻相时为低电阻相。PCM直到复位或设定SET前在任一。
15、相或状态为稳定的。举例来说，PCM可藉藉由将其暴露至复位条件而从结晶相复位至非晶相，或可藉由将其暴露至设定条件而从非晶相设定为结晶相。0019在一具体实施例中，设定条件包括在其非晶相变换至结晶的温度持续加热足够时间以将其变换至结晶相。从另一方面来看，复位条件包括将结晶PCM加热至熔化并将其快速冷却以使其成为非晶。加热PCM包括适度通入电流至加热器或加热组件。在一具体实施例中，存储插件包括与PCM一起的加热组件。说明书CN104051491A3/6页60020另外，存储组件可包括电阻材料RM以形成电阻式随机存取内存RERAM单元。RM可为可形成丝状物的材料。举例来说，RM可为非化学计量的金属氧化。
16、物层，如二氧化铪HFO2或氧化钽TAOX或TA2OX，其中X为非整数层。也可使用其它类型的RM。使RM进行形成制造丝状物的传导路径的过程。丝状物可藉由使RM进行复位过程或条件而复位或断开，而丝状物可藉由使RM进行设定过程或条件而设定或重新形成。当伴随形成或重新形成的丝状物的设定RM导致低电阻状态例如，逻辑“1”时，伴随断开的丝状物的复位RM导致高电阻状态例如，逻辑“0”。RM存储插件可包括例如为铂PT或铱IR电极且使RM夹置其中的上电极及下电极。一般来说，用于RM的设定及复位电流是相反的方向。举例来说，RM使用双极性电流以用于设定及复位。也可使用用于设定及复位的单极性电流。0021在另一具体实。
17、施例中，存储单元可为磁阻性MR存储插件以形成MRAM单元。对于MR存储插件而言，其包括在例如为铂锰PTMN、铱锰IRMN或钴/钯CO/PD的上电极及下电极之间的磁性隧道结MJT堆栈。MJT堆栈包括由隧道层分开的第一及第二磁性或铁磁FM层。举例来说，FM层为当第二FM层为具有可切换磁化方向的自由层时为具有固定磁化方向的固定或钉扎层。固定层可为钴铁硼COFEB，隧道层可为氧化镁MGO或三氧化二铝AL2O3，且自由层可为钴铁硼/铷/钴铁硼。也可使用MJT堆栈的其它配置。固定层及自由层的磁化方向可对准对与MR堆栈平行或垂直的方向。0022当层的磁化方向在相反方向时MR存储组件具有高电阻状态，而当层的磁。
18、化方向在相同方向时MR存储组件具有低电阻状态。自由层的磁场切换可藉由施加极化电流至MR堆栈内而达成。举例来说，极化电流可如图1B及图1D表示地施加到配置在位线下方的写入线WRL165。举例来说，配置在另一者上方的一个字线可包括第一字线及第二字线。可使用第一字线及第二字线以设定及复位MRAM单元。举例来说，取决于电流的方向，自由层的磁化方向从一方向切换至另一方向。举例来说，双向或双极性电流是用于将自由层的磁化方向切换至想要的方向。如此，设定例如，低电阻相及复位例如，高电阻相是相反的方向。0023内存阵列是配置在基板未图示上。举例来说，基板可为例如硅晶圆的半导体基板。也可使用其它类型的基板。举例来。
19、说，基板可为例如绝缘体上硅的绝缘体上单晶COI、硅锗或其它类型的半导体基板。非半导体基板的使用也可能是有用的。举例来说，在基板作为中介层的情况下，基板不需要是半导体基板。举例来说，基板可由玻璃或其它非半导体材料所形成。一般来说，平行处理晶圆以形成多个器件。在处理完成后，将晶圆切割为单独的器件。0024举例来说，基板包括第一主表面及第二主表面。内存阵列配置在主表面的其中之一者上。举例来说，阵列配置其上的主表面可称为阵列表面，而另一表面可称为非阵列表面。阵列可配置在阵列表面上的介电层内。介电层可为对应具有金属层METALLEVEL的层间介电质ILD层的多个介电层。金属层对应阵列的各种导体。举例来说。
20、，金属层是提供给位线、字线及在某些状况下的WRL。存储组件配置在介电层中的位线及字线之间。0025如所描述地，阵列不包括如内存控制例如，周边或支持电路的主动组件。举例来说，阵列可称为被动阵列，而不包括如行译码器、列译码器、编程电路、读取电路或其它类型电路的控制电路。0026在一具体实施例中，阵列藉由硅导孔TSV接点180连接到基板的非阵列侧。举说明书CN104051491A4/6页7例来说，TSV是用于将阵列的导体耦接至基板的非阵列侧。TSV接点形成在硅导孔中。TSV接点可配置在基板的周边。将TSV接点定位在不包括组件的其它部分也是可使用的。在一具体实施例中，TSV接点延伸通过基板表面。举例来。
21、说，TSV接点延伸通过基板的阵列表面及非阵列表面。0027在一具体实施例中，基板作用为如图1A及1B的中介。举例来说，非阵列表面包括相连至TSV接点的接点或接触凸块，以提供到内存阵列的连接。接触凸块可通过例如重分布层RDL连接而连接至TSV接点。也可使用用于将接触凸块耦接TSV接点的其它工艺。0028在其它如图1C及1D的具体实施例中，提供TSV接点以连接到配置在基板的非阵列侧上的内存控制电路。举例来说，如图所示，TSV接点180将阵列连接到行译码器190及列译码器192。TSV接点180也用于将阵列连接到其它控制电路。在这种情况下，非阵列侧可称作基板的作用侧，而阵列侧可称作非作用。0029图。
22、2显示器件200的示例性具体实施例的剖视图。器件可类似于图1C及1D所述者。而一般组件可不描述或不详细描述。如图2所示，可提供基板205。在一具体实施例中，基板为半导体基板。举例来说，基板为硅晶圆。也可使用其它类型的基板。举例来说，基板可为COI、硅锗或其它类型的半导体基板。0030基板包括第一主表面206及第二主表面207。在一具体实施例中，第一主表面在第二主表面为基板的不作用表面或底表面时为基板的作用表面或顶表面。内存阵列120是配置在基板的不主动表面上。内存阵列可为NVM内存阵列。NVM内存阵列可为电阻式NVM内存阵列，如PCRAM、RERAM或MRAM阵列。提供其它类型的内存阵列也是有。
23、用的。阵列可配置在阵列表面上的内存介电层225内。介电层可包括对应具有金属层的ILD层的多个介电层。金属层对应阵列的各种导体。存储组件配置于在介电层中的例如位线及字线之间。0031在一具体实施例中，用于控制对内存阵列存取的主动组件277是配置在基板的作用表面上。举例来说，主动组件可包括行译码器、列译码器、编程电路、读取电路或其它类型电路的控制电路。主动组件可形成为前段制程FEOL处理的一部分。如前金属介电PMD层的介电层270是配置在基板上并覆盖主动组件。介电层270是配置在PMD层上方。介电层270可包括复数个ILD层。ILD层包括具有金属线279的金属层及具有导孔接点278的导孔层。导孔接。
24、点可用于在两不同的金属层的金属线之间提供连接。在PMD层中提供接点CA以将主动组件互连至M1层中的金属线。如图所示，介电层包括金属层M1至MX。举例来说，金属线及接点是使用后段制程BEOL处理所形成。举例来说，可使用包括双重镶嵌工艺的镶嵌工艺。也可使用其它工艺以形成金属线及接点。也可包括垫295。所述垫提供到达器件的外部连接。垫可经垫接点而耦接MX。可在垫上提供接触凸块未图示。0032在一具体实施例中，TSV接点180是通过基板表面而提供。TSV接点在基板的作用侧上的主动组件与基板的不作用侧上的内存阵列之间提供互连。如图所示，器件包括在基板的不同侧上集成的内存阵列及控制电路，而基板为使用TSV。
25、接点的3D应用。0033为了便于堆栈器件，包含内存阵列的内存介电层的底表面或暴露的表面可包括接触凸块及RDL层。接触凸块耦接TSV接点，提供给基板的作用侧的互连。以这种方式，器件可堆栈并互连。0034图3显示器件300的示例性具体实施例的剖视图。如图所示，器件可为多芯片系统MCS器件。如图所示，器件包括中介器件100。举例来说，中介器件可类似于图1A及说明书CN104051491A5/6页81B中所述者。而一般组件可不描述或不详细描述。中介器件包括中介基板305。在一具体实施例中，基板为半导体基板。也可使用如玻璃的非半导体基板。0035基板包括第一主表面306及第二主表面307。在一具体实施例。
26、中，第一主表面为阵列表面且第二主表面为非阵列表面。在中介件的情况下，两个表面都可为不作用表面。内存阵列120配置在基板的阵列表面上。内存阵列可为NVM内存阵列。NVM内存阵列可为任何类型的内存阵列。举例来说，内存阵列可为如PCRAM、RERAM或MRAM阵列的NVM内存阵列。也可使用其它类型的内存阵列。阵列可配置在阵列表面上的内存介电层325内。介电层可包括对应具有金属层的ILD层的多个介电层。金属层对应阵列的各种导体。存储组件配置于在介电层中的例如位线及字线之间。0036在一具体实施例中，TSV接点180通过基板的表面而提供。TSV接点从基板的非阵列表面提供到达内存阵列的互连。非阵列表面包括。
27、配置其上的中介接点312。举例来说，中介接点可藉由介电层318而从非阵列基板表面分开。介电层可包括RDL以使中介接点与TSV接点互连。0037在内存介电层的顶表面，可配置如微柱的垫以连接上方的晶粒。垫提供对于阵列及对于在中介基板上的TSV接点的连接。可提供RDL以利于在TSV及内存阵列之间对于接触凸块的连接。0038在一具体实施例中，中介器件是耦接封装基板330。举例来说，封装基板可为聚酰亚胺基板。也可使用其它类型的封装基板。封装基板包括第一主封装表面336及第二主封装表面337。举例来说，第一主表面可在第二主表面可为封装基板的底表面时作为顶表面。顶表面在底表面包括封装接点346时包括封装垫3。
28、42。封装垫通过在封装基板中的内部金属迹线及接点而耦接封装接点。举例来说，封装基板可包含金属迹线及接点的多个层，以在封装垫及封装接点之间形成想要的连接。0039在一具体实施例中，一或多控制器396可堆栈在中介器件的顶部上。举例来说，第一内存控制器3961、第二内存控制器3962及微控制器MCU3963是配置在中介器件的内存介电层上。举例来说，控制器器件是配合MATED内存介电层上的中介垫。提供其它数量或类型的控制器器件也是有用的。如已经描述的，控制电路是在一个别的器件中或多个个别的器件中。如图3所示的MCS为25D的应用。举例来说，MCS系统可通过封装接点安装在电路板上。应理解到，图3仅为说明。
29、性而不意味作出限制。举例来说，中介层可包含任何数量的芯片或晶粒。0040图4显示用于形成如图1C至1D及图2所述的器件的流程400的具体实施例。一般组件可不描述或不详细描述。在步骤410中，进行晶圆的制程起点START。举例来说，在步骤420使用FEOL处理来处理晶圆。举例来说，FEOL处理在晶圆的作用侧上形成内存控制电路。在FEOL处理后，进行TSV模块以在步骤430中形成TSV接点。晶圆的处理随BEOL处理而持续，以在金属层及导孔层中形成金属线及导孔。这样形成对TSV接点的控制线路的连接。接着进行钝化及垫开口处理。举例来说，可在垫上方形成钝化层并在其中形成开口以暴露垫。这样可完成晶圆的作用。
30、侧的处理。0041制程继续处理基板的背面侧或不作用侧。在一具体实施例中，制程藉由薄化晶圆的背面侧而进行，以在步骤450暴露TSV接点的底部。在步骤460，形成背侧RDL及内存阵列，并使阵列连接TSV。在形成内存阵列后，形成接触凸块。举例来说，可针对具有已堆栈的说明书CN104051491A6/6页9晶粒应用而形成内存凸块。在晶圆的背面处理完成后，制程可在步骤470进行器件的组装、堆栈及封装而继续。0042图5显示用于形成如图1A至1B及图3所述的器件的流程500的具体实施例。制程可包含如图4中所示的类似步骤。一般组件可不描述或不详细描述。如图所示，制程包含两独立的子流程501及子流程505。对。
31、于第一子流程，使用其以形成伴随有集成内存阵列的贯穿硅中介TSI装置。在一具体实施例中，在步骤510中，进行中介晶圆的制程起点。制程以步骤520的执行TSV模块而开始，以在TSI晶圆中形成TSV接点。在步骤530，可形成RDL及内存阵列。RDL提供用于内存阵列到TSV的从例如为TSI晶圆的前侧的连接。0043制程继续处理TSI晶圆的背面。在一具体实施例中，进行制程以在步骤540暴露TSV接点。举例来说，制程包括薄化/研磨晶圆的背面以暴露TSV接点的底部。在步骤550中，可形成背侧RDL及中介接触凸块。举例来说，这样完成TSI晶圆的处理。0044作为第二子流程，其形成内存控制器器件。在步骤515中。
32、，进行顶部晶粒/控制器晶圆的制程起点。在步骤525，晶圆使用FEOL处理而进行处理。举例来说，FEOL处理形成内存控制线路。在FEOL处理后，BEOL处理在步骤535开始以在金属层及导孔层中形成金属线及导孔。这样形成用于控制电路的互连。可在步骤545于金属层上方形成钝化层。在钝化层中形成开口，并接着在开口中形成接触凸块。接触凸块提供给控制电路的外部通路。这样完成顶部晶粒/控制器晶圆的作用侧的处理。切割晶圆以使顶部晶粒/控制器器件分开成单独的顶部晶粒/控制器器件。0045在步骤560中，如图1A及1B与图3中所述，安装顶部晶粒/控制器器件至TSI器件以形成器件。具有顶部晶粒/控制器器件的TSI器。
33、件可安装在封装基板上。在某些情况下，一个以上的顶部晶粒/控制器器件可安装在TSI器件上。0046本发明可在不偏离本发明的精神及其基本特征下以其它特定形式而具体实施。因此，前述说明中的具体实施例是完全被视为说明的用途，而非限制本文所述的本发明。因此，本发明的范畴是由所附权利要求，而非由前述所指定，并且落入权利要求的等效的意图及范围内的所有变更是意欲含括于其中。说明书CN104051491A1/8页10图1A说明书附图CN104051491A102/8页11图1B说明书附图CN104051491A113/8页12图1C说明书附图CN104051491A124/8页13图1D说明书附图CN104051491A135/8页14图2说明书附图CN104051491A146/8页15图3说明书附图CN104051491A157/8页16图4说明书附图CN104051491A168/8页17图5说明书附图CN104051491A17。