背栅极式非易失性内存单元.pdf

《背栅极式非易失性内存单元.pdf》由会员分享，可在线阅读，更多相关《背栅极式非易失性内存单元.pdf（24页珍藏版）》请在专利查询网上搜索。

1、10申请公布号CN104051468A43申请公布日20140917CN104051468A21申请号201410097860122申请日2014031761/786,60920130315US14/144,55420131231USH01L27/115200601H01L21/824720060171申请人新加坡商格罗方德半导体私人有限公司地址新加坡新加坡城72发明人林启荣陈健民郭克文74专利代理机构北京戈程知识产权代理有限公司11314代理人程伟王锦阳54发明名称背栅极式非易失性内存单元57摘要本发明涉及背栅极式非易失性内存单元，提出内存装置及其制作方法。内存装置包括衬底及形成于衬底之上的。

2、内存单元。内存单元包括单晶体管。单晶体管包括位于衬底之上作用为控制栅极的第一栅极，以及内嵌于衬底中作用为选择栅极的第二栅极。30优先权数据51INTCL权利要求书2页说明书7页附图14页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书7页附图14页10申请公布号CN104051468ACN104051468A1/2页21一种内存装置，其包含衬底；以及布置于该衬底之上的内存单元，其中该内存单元包含单晶体管，该单晶体管包括布置于该衬底之上作用为控制栅极的第一栅极、以及嵌入于该衬底中作用为选择栅极的第二栅极。2根据权利要求1所述的内存装置，其中该第二栅极对该第一栅极为背栅极。3根。

3、据权利要求1所述的内存装置，其中该衬底为包括绝缘体层的绝缘体上结晶COI衬底，其中该绝缘体层包含由顶部或本体衬底与底部或基础衬底合夹的埋置型氧化物BOX层。4根据权利要求3所述的内存装置，其中该本体衬底包含硅，从而形成硅本体。5根据权利要求4所述的内存装置，其中嵌入于该衬底中的该第二栅极是布置于该底部/基础衬底上方及内部。6根据权利要求5所述的内存装置，其中第一极性带部/井部是布置于该底部/基础衬底上方及内部，用以隔离第二极性掺杂背栅极控制层。7根据权利要求3所述的内存装置，其中该本体衬底的厚度小于约30纳米，以及该埋置型氧化物层的厚度小于约5纳米。8根据权利要求7所述的内存装置，其中该埋置型。

4、氧化物层及背栅极控制层充当该第二栅极以控制该内存装置阈值电压。9根据权利要求8所述的内存装置，其中该第一栅极包括第一栅极电极及第一栅极电介质，其中该第一栅极电介质包含电介质堆栈，该电介质堆栈包括电荷捕捉层。10一种用于形成内存装置的方法，其包含提供衬底；以及在该衬底之上形成内存模块，其中形成该内存模块包含在该衬底之上形成作用为控制栅极的第一栅极，以及在该衬底中形成作用为选择栅极的第二栅极。11根据权利要求10所述的方法，其中该第二栅极对该第一栅极为背栅极。12根据权利要求10所述的方法，其中该衬底包含在顶部或本体衬底与底部或基础衬底之间具有埋置型氧化物BOX层的绝缘体上结晶COI衬底。13根据。

5、权利要求12所述的方法，其中该本体衬底包含硅，从而形成硅本体。14根据权利要求12所述的方法，其包含在该底部/基础衬底上方及内部形成背栅极控制层。15根据权利要求14所述的方法，其更包含在该底部/基础衬底上方及内部形成第一极性带部/井部以隔离第二极性掺杂背栅极控制层。16根据权利要求14所述的方法，其中该本体衬底的厚度小于约30纳米，以及该埋置型氧化物层的厚度小于约5纳米。17根据权利要求16所述的方法，其中该埋置型氧化物层及背栅极控制层充当该第二栅极以控制该内存装置阈值电压。18根据权利要求17所述的方法，其中形成该第一栅极进一步包含形成第一栅极电极及第一栅极电介质，其中该第一栅极电介质包含。

6、电介质堆栈，该电介质堆栈包括电荷捕捉层。权利要求书CN104051468A2/2页319根据权利要求18所述的方法，其更包含对该背栅极控制层施加偏压以将资料存储在该内存装置中。20一种用于形成装置的方法，其包含提供衬底；以及在该衬底之上形成内存模块，其中形成该内存模块包含在该衬底之上形成作用为控制栅极的第一栅极，以及在该衬底中形成作用为选择栅极的第二栅极。权利要求书CN104051468A1/7页4背栅极式非易失性内存单元0001相关申请案交互参照0002这个申请案声称2013年3月15日所提出第61/786,609号美国临时申请案的优先权利益，其完整引用于本文中。技术领域0003本发明是有关。

7、于内存装置。更特别的是，本发明是有关于包括背栅极式非易失性内存单元的内存装置及其制作方法。背景技术0004随机存取内存RAM装置包括具有许多内存单元互连以存储信息的内存数组。通过对电荷存储材料使用硅氮化物而非多晶硅，如硅氧化物氮化物氧化物硅“SONOS”类型NVM单元的非易失性内存“NVM”单元得以与主流闪存区别开来。0005SONOS单元基本上形成自在晶体管栅极氧化物里有一小片硅氮化物的标准多晶硅N信道MOSFET晶体管。这片氮化物不导电，但包含大量能够保留静电荷的电荷捕捉点CHARGETRAPPINGSITE。氮化物层与周围晶体管电性隔离，但氮化物之上存储的电荷直接影响下面晶体管信道的导电。

8、性。0006当多晶硅控制栅极正偏压时，来自晶体管源极与漏极区的电子将穿过氧化物层并且遭补捉于硅氮化物中。这在漏极与源极之间导致能量障蔽，从而升高阈值电压。可通过在控制栅极之上施加负偏压而移除电子并且抹除单元。选择栅极可用于排除过度抹除单元干扰问题，然而，由于每个单一内存单元都需要建置2个晶体管，这将导致特征尺寸更大。为了容纳组件，将需要较大的芯片面积，这将依次导致更高的成本。另外，也希望达成其它效益，例如高迁移率及低随机掺杂扰动“RDF”等。0007经由前述说明，希望提供改良型且轻巧的NVM内存单元。也希望为形成此这样的NVM内存单元而提供简化方法。发明内容0008具体实施例基本上关于NVM装。

9、置。在一个具体实施例中，装置包括衬底及位于衬底之上的内存单元。内存单元包括单晶体管。单晶体管包括位于衬底之上作用为控制栅极的第一栅极，以及内嵌于衬底中作用为选择栅极的第二栅极。0009在另一个具体实施例中，用于形成内存装置的方法包括提供衬底。内存模块形成于衬底之上。本方法包括在衬底之上形成作用为控制栅极的第一栅极，以及在衬底中形成作用为选择栅极的第二栅极。0010在又一个具体实施例中，揭露用于形成装置的方法。本方法包括提供衬底以及在衬底之上形成内存模块。第一栅极形成于衬底之上作用为控制栅极，以及第二栅极形成于衬底中作用为选择栅极。0011透过参照底下说明及附图，本文所揭露具体实施例的这些及其它。

10、优点及特征都将说明书CN104051468A2/7页5变得显而易知。此外，要理解的是，本文所述各个具体实施例的特征不互斥，而是可在各个组合及排列中并存。附图说明0012在图式中，相称的参考字符基本上在不同视图涉及相同零件。还有，图式未必按照比例，而是基本上着重于描述本发明的原理。本发明的各个具体实施例是引用下列图式予以说明，其中0013图1表示现有的双晶体管2TNVM单元；0014图2表示单晶体管1T薄SOI内存单元的一个具体实施例；0015图3表示薄SOINVM单元的堆栈式栅极示意图；0016图4表示现有SONOS单元的堆栈式栅极示意图；0017图5表示现有SONOS单元的布局；0018图6。

11、表示薄SOINVM单元布局的一个具体实施例；0019图7A至图7G表示用于形成装置的程序的一个具体实施例；0020图8A及图8B表示薄SOINVM单元背栅极形成的一个具体实施例的不同视图；以及0021图9表示薄SOINVM单元各个接端之上偏压条件的表格。具体实施方式0022具体实施例基本上关于NVM装置。例如，具体实施例基本上关于薄绝缘体上硅SOI背栅极式NVM装置或单元。NVM装置或单元可有各种类型，例如，包括浮动栅极类型、金属氮化物氧化物硅MNOS类型、硅氮化物氧化物硅SNOS类型、金属氧化物氮化物氧化物硅MONOS类型、硅氧化物氮化物氧化物硅SONOS类型或TAN铝氧化物氮化物氧化物硅“。

12、TANOS”类型。其它合适的NVM或内存装置类型也可有作用。可将此类NVM装置加入电子产品或设备内，如电话、计算机、移动智能产品等。0023图1表示现有的2TNVM单元100。如图所示，单元100具有作用为控制内存单元102以供存储内存信息的第一或内存晶体管、以及用于排除衬底104之上所形成过度抹除单元扰动问题的第二或选择晶体管108。假定单元100对每个单一内存单元都建置两个晶体管；这将导致特征尺寸更大，从而需要较大的芯片面积以容纳组件。0024图2表示单晶体管1TNVM单元200的一个具体实施例。基于描述的目的，例如，1TNVM单元是表示为SONOS单元。要理解的是，1TNVM单元200可。

13、包括各种合适类型，包括但不局限于如上所述的浮动栅极类型、MNOS类型等。如图所示，单元200包括具有特征尺寸符合目前已知闪存比例化限制条件的第一或前栅极202。第一栅极202的作用可例如类似控制栅极。在一个具体实施例中，栅极202是建置在非常薄绝缘体上硅SOI之上，其具有背栅极阈值电压“VT”控制，用以减轻过度抹除单元扰动问题，从而排除对现有选择栅极结构的需求，下文将细述。例如超陡次临界斜率与短信道控制、高迁移率及低RDF等其它效能效益，全都可经由NVM单元200的薄SOI构造予以实现。0025第一或前栅极202是布置于衬底201上方。衬底201例如为绝缘体上结晶COI衬底。例如，COI衬底为。

14、绝缘体上硅SOI衬底。其它如绝缘体上锗GEOI之类合适的说明书CN104051468A3/7页6COI衬底类型也可有作用。在一个具体实施例中，COI衬底包括绝缘体层，如顶部衬底或本体衬底212与底部或基础衬底204所合夹的埋置型氧化物BOX层210。至于SOI衬底，本体衬底212包括形成硅本体的硅。衬底可为P型衬底，但在其它具体实施例中，也可使用其它合适的衬底类型。图2表示一部分衬底，其经制备具有含装置的内存单元200的内存区205。了解的是，衬底可经制备具有其它类型区域（图未示）。例如，衬底可包括用于支撑其它类型逻辑电路的逻辑区。衬底也可包括供其它类型电路用的区域，视装置或IC类型而定。例如。

15、，逻辑区可包括供中间电压IV装置、低电压LV装置等用的分区。0026在一个具体实施例中，单元200包括内嵌于衬底201中的第二或背栅极208。在一个具体实施例中，第二或背栅极208是布置于基础衬底204上方及内部。供第二极性掺杂背栅极控制层208用的第一极性带部或井部206也可予以布置在基础衬底204上方及内部以供隔离背栅极控制208。例如，第一极性可为N型而第二极性可为P型，形成供P掺杂背栅极控制层用的N带部。或者另一种选择，第一极性可为P型而第二极性可为N型，形成供N掺杂背栅极控制层用的P带部。可透过接触部（图未示）对背栅极控制层208施加偏压以将数据存储在单元200内。第二栅极202例如。

16、可类似选择栅极作用。0027如所述，衬底201包括基础衬底204、氧化物层210以及本体或顶部衬底212。在一个具体实施例中，衬底201利用非常薄本体衬底212通过栅极对信道达到较佳控制，从而降低漏电及短信道效应。例如，薄本体衬底212为硅本体。硅本体及氧化物层的厚度分别例如约小于30纳米NM及5纳米。此形成超薄本体SOI。其它对于本体衬底及绝缘体层合适的厚度尺寸只要薄到足以通过栅极对信道提供较佳控制也可有作用。本质或轻度掺杂硅本体212的使用也因RDF较小而降低阈值电压变异，从而增强信道区中载子的迁移率，且因而增加导通电流（ONCURRENT）。另外，背栅极控制层208及氧化物层210充当第。

17、二或背栅极，用以控制单元VT，从而按照要求独立地控制局部化NVM单元漏电。0028请参阅图2，前栅极202包括前栅极电极240及前栅极电介质242。前栅极电介质242可包括单一介电层或电介质堆栈。在一个具体实施例中，前栅极电介质包括电介质堆栈。在一个具体实施例中，电介质堆栈包括电荷捕捉层。在一个具体实施例中，电荷捕捉层214包括纳米晶体层或氮化物层，形成SONOS单元。也可使用其它合适类型的电荷捕捉层。或者另一种选择，在又一个具体实施例中，可在薄SOI背栅极控制208的顶部建置浮动栅极或其它电荷补捉类型而非SONOS类型的内存装置。此外，在另一个具体实施例中，当上述说明涉及SONOS时，也可将。

18、其应用于TANOS。应理解的是，所有下面关于SONOS的说明也可应用于TANOS。0029图3表示薄SOINVM单元的3X3堆栈式栅极示意图的一个具体实施例。薄SOINVM单元例如可为薄SOISONOS单元。可将单元300轻易地嵌入例如20纳米及以下先进技术节点用的平面型超薄SOI程序内。如可看出的是，单元300的每一个个别单元都具有控制栅极302、背栅极308、源极线356及位线358。控制栅极302、源极线356及位线358全部都呈垂直连接；而背栅极308则呈水平连接，其中背栅极308的每一行ROW都通过顶部及底部硅槽隔离“STI”予以隔开。如圆圈310所示的各单元组合件都具有控制栅极30。

19、2，其具有在整个数组上方反复出现的背栅极308。0030请参阅图4，其表示现有SONOS单元400的3X3堆栈式栅极示意图；由此可见，通过圆圈410所示的各组合件单元都具有反复出现于整个数组上方的控制栅极402及选择栅说明书CN104051468A4/7页7极408。正因如此，仅包括具有背栅极308的控制栅极302的薄SOINVM单元300的各组合件单元在尺寸方面是小于现有单元400的各组合件单元。因此，薄SOINVM单元300的使用，对照于现有单元400，将导致数组布局的缩减。0031图5表示现有SONOS单元500的布局。如图所示，布局500具有虚线框562，其边界内有两个内存单元；各内存。

20、单元都具有选择栅极508及控制栅极502。图6表示薄SOINVM单元600的布局。布局600也示出虚线框662，其边界内也有2个内存单元。然而，内存单元仅包括控制栅极602，其具有STI618将个别薄SOISONOS内存单元的控制栅极隔开。0032位于前栅极602下面的背栅极未示于图6中。埋置型氧化物层位于前栅极602下面，而同样未示于图6中。接触部620可经形成而与背栅极控制层（图未示）耦接以在单元内存储数据。通过采用55纳米工艺技术节点设计并且假设选择栅极508与控制栅极502长度分别为012微米M与01微米对布局500和600所作的比较，显示布局600对照于布局500具有小约125的单元。

21、尺寸。0033图7A至图7G表示用于形成装置的程序700的一个具体实施例的剖面图。装置例如为单晶体管1T非易失性内存NVM单元，类似于图2所描述。共通的组件可未予以说明或详细说明。请参阅图7A，提供的是衬底201。衬底例如为绝缘体上结晶COI衬底。例如，COI衬底为绝缘体上硅SOI衬底。其它类型的COI衬底也可有作用。COI衬底可由晶圆制造商予以提供或由装置制造商予以生产。0034在一个具体实施例中，COI衬底包括绝缘体层210，如埋置型氧化物BOX层，其通过基础或底部衬底204与顶部或本体衬底212予以合夹。至于SOI衬底，本体衬底212包括形成硅本体的硅。绝缘体层210及本体衬底212的厚。

22、度例如分别可为约小于5纳米及30纳米，形成超薄本体SOI衬底。其它合适的厚度尺寸对于绝缘体层及本体衬底也可有作用。衬底201包括第一及第二对置主表面201A至201B。第一主表面可称为顶部表面并且第二表面可称为底部表面。其它指定也可有作用。0035衬底201可经制备而具有内存区205，内存区205包含装置的内存单元200。提供经制备具有其它类型区域（图未示）的衬底也可有作用。例如，衬底可包括供支撑其它类型逻辑电路用的逻辑区（图未示）。取决于装置或IC的类型，衬底也可包括供其它类型电路用的区域。例如，逻辑区可包括供中间电压IV装置、低电压LV装置等用的分区。0036衬底201包括隔离区718，用。

23、于按照要求，使主动装置区与其它主动装置区隔离。隔离区例如为STI区。可运用各种程序以形成STI区。例如，可采用蚀刻与掩模技术蚀刻衬底以形成凹槽，接着用如硅氧化物之类的电介质材料填充凹槽。可进行化学机械研磨CMP以移除过剩氧化物并且提供平面型衬底顶部表面。其它程序也可用于形成STIS。其它类型隔离区也有作用。隔离区718的深度例如深于绝缘体层210的底部。0037请参阅图7B可用掺质布植衬底以界定第二或背栅极控制层208及供第二极性掺杂背栅极控制层208用的第一极性带部或井部206。例如，可为了形成背栅极控制层208及第一极性井部206而进行多重布植。在一个具体实施例中，用第一极性类型掺质掺杂基。

24、础衬底204以形成第二极性类型背栅极控制层208用的第一极性带部206。可重度掺杂第一极性带部或井部206。第一极性带部206包括例如浅于隔离区718底部的深度。0038通过以第二极性类掺质布植基础衬底204的继续程序以形成第二或背栅极控制层。背栅极控制层在一个具体实施例是予以重度掺杂。背栅极控制层208的深度是例如浅说明书CN104051468A5/7页8于第一极性带部206的底部。在一个具体实施例中，第一极性类型可为N型，而第二极性可为P型，形成P掺杂背栅极控制层用的N带部。或者另一种选择，第一极性可为P型，而第二极性则可为N型，形成N掺杂背栅极控制层用的P带部。P型掺质可包括硼B、铟IN。

25、或其组合，而N型掺质则可包括磷P、砷AS、锑SB或其组合。第一极性类型掺杂带部或井部作用将背栅极控制层208与基础衬底204隔离。背栅极控制层208例如可像选择栅极一般作用。0039请参阅图7C，继续程序以在衬底的顶部表面201A上方形成覆盖层710以供台面隔离MESAISOLATION之用，台面隔离是用于隔离共享衬底之上形成的毗连半导体装置以及用于背栅极接触开口程序。在一个具体实施例中，覆盖层710包括电介质堆栈。在一个具体实施例中，电介质堆栈包括氧化物/氮化物堆栈。例如，覆盖层710包括硅氧化物SIO2层712以及SIO2上方的硅氮化物SIN层714，在衬底的顶部表面201A上方形成SIO。

26、2/SIN堆栈。覆盖层例如，是使用化学气相沉积CVD技术形成于衬底的顶部表面上方。也可运用其它合适类型的沉积技术。0040继续程序以形成背栅极接触开口722。为了形成背栅极接触开口722，在覆盖层之上形成掩模（图未示）。掩模例如为软掩模，像是阻剂（图未示）。阻剂是通过以曝照源及具接触开口所需型样的分划板来曝照阻剂而予以图型化。对已曝照阻剂进行显影DEVELOPED，将分划板的型样转移至阻剂。图型化覆盖层710以曝露衬底的一部分顶部表面201A。例如，覆盖层进行图型化，形成曝露本体衬底212一部分顶部表面的开口。阻剂例如可在图型化覆盖层后予以移除。阻剂例如可通过灰化（ASHING）予以移除。用于。

27、移除阻剂掩模的其它技术也可有作用。继续程序以移除本体衬底的曝露部位及下面的绝缘体层，用于形成开口722以曝露背栅极控制层208待形成背栅极接触部720（示于图7E）处的一部分顶部表面。图型化本体衬底及绝缘体层例如可使用作为蚀刻掩模的图型化覆盖层通过蚀刻程序予以达成。蚀刻程序例如包括反应性离子蚀刻RIE。其它类型合适的移除技术也可用于移除本体衬底的曝露部位及下面的绝缘体层。0041电介质间隔物是形成于衬底之上，排齐覆盖层的表面及开口722。电介质间隔物例如为硅氧化物间隔物层。其它类型电介质间隔物层也可有作用。可通过例如CVD形成间隔物层。用于形成间隔物层的其它技术也可有作用。图型化间隔物层以形成。

28、如图7D所示在开口722侧壁之上具有最佳化厚度的间隔物726。图型化例如可为各向异性蚀刻，如RIE。蚀刻移除间隔物层的水平部位，在开口的侧壁之上留下间隔物726。其它合适的技术可用于形成间隔物。间隔物726例如使背栅极台面接触部与本体衬底212隔离。0042继续程序以形成如图7E所示的背栅极接触部720。在一个具体实施例中，如多晶硅层之类的接触层是在衬底上方形成并且填充剩余开口722。例如，接触层是通过CVD予以形成。其它用于沉积接触层的技术也可有作用。进行如化学机械研磨CMP之类的平整化程序以移除过剩接触材料，用以形成背栅极接触部720并且用以提供背栅极接触部与覆盖层的共平面顶部表面。因此，。

29、如SIN层之类的覆盖层充当CMP终止层。在替代具体实施例中，经由磊晶程序在开口722中形成接触层。例如，在开口内磊晶生长多晶硅以形成背栅极接触部720。若运用磊晶生长程序，则将不需要CMP程序。可任选进行回蚀程序以最佳化背栅极接触部高度。覆盖层例如可予以移除，用以曝露顶部衬底表面201A。0043请参阅图7F，在顶部衬底表面201A之上形成前栅极202。前栅极202包括前栅极说明书CN104051468A6/7页9电极240及前栅极电介质242。可通过在衬底上方沉积前栅极介电层并且在前栅极介电层上方沉积前栅极电极层而形成前栅极。取决于NVM单元的类型，前栅极介电层可为单一介电层或包括形成电介质。

30、堆栈的多重介电层。在一个具体实施例中，前栅极电极例如包括多晶硅，而前栅极电介质堆栈例如包括电荷捕捉层，如纳米晶体层或氮化物层。也可使用其它合适类型的栅极电极与门极介电层。可使用CV在衬底的顶部表面上方形成前栅极电极及介电层。其它合适的技术也可有作用。接着可使用合适的掩模及蚀刻技术图型化前栅极电极及介电层以形成前栅极202。0044请参阅图7G，可进行光晕及/或扩展布植程序以形成光晕区及/或轻度掺杂扩散区245。可在栅极的侧壁之上形成电介质间隔物246，以及可在形成电介质间隔物后形成如源极/漏极区247的扩散区。源极/漏极S/D区247为重度掺杂S/D区。可在本体衬底上方任选形成隆起的S/D区。。

31、可通过进行对准金属硅化程序在S/D区上方形成硅化物接触部（图未示）。如图所示，作用像控制栅极的前栅极202是予以建置在具有背栅极控制层208的非常薄绝缘体上硅SOI之上，其作用像选择栅极并且嵌入衬底中，形成1T薄SOINVM单元。继续程序以完成装置。例如，程序继续进行后段制程BEOL程序，以及接着分切晶圆以单独化装置。也可进行另外或其它程序。0045图8A至图8B表示薄SOINVM单元背栅极形成的不同视图。图8A表示经部分处理薄SOINVM内存单元800的剖面图，其如上述表示对背栅极208的接触部720。如图所示，接触部720两侧为间隔物726。背栅极208上面是位于硅本体212下面的埋置型氧。

32、化物层210。硅本体212是位在介于硅212与氮化物层714之间的氧化物层712下面。必要时，也可通过回蚀多晶硅对背栅极形成接触部，用以最佳化多晶背栅极接触部高度。也可移除如SIN/SIO2层712与714之类的覆盖层，用以为后续程序步骤曝露活性硅。0046图8B表示薄SOINVM单元背栅极形成的部分俯视图（沿着源极方向），用于指示背栅极接触部720的形成方式。如图所示，背栅极可通过蚀刻穿过SOI晶圆的埋置型氧化物210而经由接触部720予以连接。背栅极连同第一极性带部（两者皆未予以图标）是沿着主动区。0047图9表示薄SOINVM单元各个接端之上偏压条件的表格。如可看出的是，无论单元已选择或。

33、未选择，源极接端都处于零，与单元所处状态无关。漏极接端若有受到选择，在内存单元处于读取状态时将为VDD，但在处于编程PROGRAM状态时其将为VDRAIN。漏极接端处于抹除状态或未遭受选择时将为零。控制栅极CG接端遭受选择时，于编程状态将为VPROG，于抹除状态将为负电压VERASE，以及于读取状态将为VDD。VDD、VDRAIN、VPROG以及VERASE可包括任何合适的电压值，端视单元构造而定。0048CG接端未遭到选择时将为零，这与单元所处状态无关。另一方面，背栅极BG接端遭到选择时在所有状态下都将为零。BG接端遭到未选择时于编程状态下将为小VINHIB1，也就是，栅极在编程期间功能遭到。

34、抑制；在抹除状态下为零；以及在读取状态期间为负电压VDD，用以令接端免于遭受感测。通过对未选择内存单元的背栅极施加小电位，可消除内存单元具有过度抹除问题相关的高漏电，从而能对选择的内存单元进行适当读取。0049薄SOINVM内存单元因其为真实单一特征尺寸NOR型NVM单元构造而有利，其利用目前的内嵌式先进逻辑技术具有最小间隔比例。此外，装置构造对照于其分离栅极NVM说明书CN104051468A7/7页10对应体需要简单很多的程序。正因如此，可大幅降低对分离栅极蚀刻及微影程序挑战的考量因素。此外，利用其背栅极式薄SOI基线，其完全信道空乏导致完美的次临界斜率、最低的RDF以及低漏电层，这导致较。

35、低的读取干扰及更快的速度。0050另外，由于各种VT可随所施加的不同背栅极偏压予以设计，内存单元设计非常有弹性。也适用于高K及非高K两种程序，并且可视需要予以加入栅极先制与栅极后制两种程序、电荷补捉SIN或纳米晶体或浮动NVM程序内，因为所提出的基本单元结构简单从而有弹性。最后，正如背栅极控制的概念，所提出的具体实施例也有移除NVM高电压模块的潜在优点，可降低编程偏压或富尔诺罕FOWLERNORDHEIM抹除用所施加的CG电压。还有，随着对所提出单元跨布穿隧氧化物分布较低的循环电压应力，有可能得到更好的NVM单元耐久性及保存性。0051可用其它特定形式体现本发明而不脱离其精神或实质特性。因此，。

36、前述具体实施例在所有方面都要视为描述性而非限制本文所述的发明。本发明的范畴因而通过权利要求书予以指示，而非通过前述说明，以及权利要求书均等范围及意义内的所有挑战都打算予以包含于其中。说明书CN104051468A101/14页11图1说明书附图CN104051468A112/14页12图2说明书附图CN104051468A123/14页13图3说明书附图CN104051468A134/14页14图4图5说明书附图CN104051468A145/14页15图6说明书附图CN104051468A156/14页16图7A说明书附图CN104051468A167/14页17图7B说明书附图CN104051468A178/14页18图7C说明书附图CN104051468A189/14页19图7D说明书附图CN104051468A1910/14页20图7E说明书附图CN104051468A2011/14页21图7F说明书附图CN104051468A2112/14页22图7G说明书附图CN104051468A2213/14页23图8A说明书附图CN104051468A2314/14页24图8B图9说明书附图CN104051468A24。