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1、(10)申请公布号 CN 102445644 A (43)申请公布日 2012.05.09 CN 102445644 A *CN102445644A* (21)申请号 201010508099.8 (22)申请日 2010.10.15 G01R 31/26(2006.01) (71)申请人 中芯国际集成电路制造(上海)有限 公司 地址 201203 上海市张江路 18 号 (72)发明人 包自意 李莲 (74)专利代理机构 上海思微知识产权代理事务 所 ( 普通合伙 ) 31237 代理人 屈蘅 李时云 (54) 发明名称 MOS 器件的 SPICE 测试结构 (57) 摘要 本发明公开了一种。
2、 MOS 器件的 SPICE 测试结 构， 该结构包括多个依次排列的 MOS 器件以及多 个引脚， 所有 MOS 器件的衬底相连 ； 排列位置为奇 数的MOS器件的栅极相连 ； 排列位置为偶数的MOS 器件的栅极相连 ； 前一 MOS 器件的源极或漏极与 后一相邻 MOS 器件的漏极或源极对应共用， 形成 多个共用脚 ； 所述排列位置为奇数的 MOS 器件的 栅极、 排列位置为偶数的 MOS 器件的栅极、 所述多 个共用脚、 排列位置为首位的 MOS 器件的漏极或 源极、 排列位置为末位的 MOS 器件的源极或漏极 分别连接一个引脚。从而可在有限的面积下放置 更多的MOS器件， 避免了相邻MO。
3、S器件在进行漏电 流测试时相互影响， 提高了漏电流的测试精度。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 1 页 CN 102445664 A1/1 页 2 1.一种MOS器件的SPICE测试结构， 包括多个依次排列的MOS器件以及多个引脚， 其特 征在于， 所述多个MOS器件的衬底连接在一起 ； 排列位置为奇数的MOS器件的栅极连接在一 起 ； 排列位置为偶数的MOS器件的栅极连接在一起 ； 所述多个MOS器件中的前一MOS器件的 源极与后一相邻 MOS 器件的漏极共用， 或前一 MOS 器件的漏极与后一相邻。
4、 MOS 器件的源极 共用， 形成多个共用脚 ； 所述排列位置为奇数的 MOS 器件的栅极、 排列位置为偶数的 MOS 器 件的栅极、 所述多个共用脚、 排列位置为首位的 MOS 器件的漏极或源极、 以及排列位置为末 位的 MOS 器件的源极或漏极分别连接所述多个引脚中的一个引脚。 2.如权利要求1所述的MOS器件的SPICE测试结构， 其特征在于， 所述多个MOS器件以 及所述多个引脚制备在半导体晶片的切割道上。 3.如权利要求1所述的MOS器件的SPICE测试结构， 其特征在于， 所述多个MOS器件以 及所述多个引脚制备在半导体晶片的芯片单元上。 4.如权利要求2或3所述的MOS器件的SP。
5、ICE测试结构， 其特征在于， 所述引脚的数量 为 25 个。 5.如权利要求4所述的MOS器件的SPICE测试结构， 其特征在于， 所述MOS器件的数量 为 21 个。 权 利 要 求 书 CN 102445644 A CN 102445664 A1/5 页 3 MOS 器件的 SPICE 测试结构 技术领域 0001 本发明涉及半导体器件技术领域， 尤其涉及一种 MOS 器件的 SPICE 测试结构。 背景技术 0002 在半导体集成电路中， 电路系统的设计人员有时需要对系统中的部分电路作电 压与电流关系的详细分析， 此时需要做晶体管级仿真。在晶体管级仿真中所使用的电路 模型都是最基本的元。
6、件和单管， 并且这种仿真通常是通过集成电路增强模拟程序 (SPICE， Simulation Program With Integrated Circuit Emphasis) 来实现的。 0003 为了进行 SPICE 模拟， 必须先建立元器件的 SPICE 模型， 例如 MOS 器件的 SPICE 模 型， 以便在模拟程序中有特定的数学模型来描述相应的元器件。对于 MOS 器件来说， 其在亚 阈值工作情况下的所有二级效应即构成了 MOS 器件的 SPICE 模型。元器件的 SPICE 模型与 半导体制备工艺密切相关， 通过元器件的 SPICE 模型可模拟相应的半导体制造厂 (fab) 生 。
7、产的器件特性。 0004 通常来说， 半导体制造厂 (fab) 在建立初期都要收集元器件的 SPICE 模型， 从而 建立包含各种元器件模型的 SPICE 库， 并且每进行一次工艺调整都需收集一次 SPICE 模 型， 对 SPICE 库进行调整。元器件的 SPICE 模型是通过对 fab 生产的器件进行 SPICE 测试， 从而收集数据， 并通过相应的数据建立模型得到的 ； 并且， 有时为了监测半导体制备工艺 (process) 情况， 也需对 fab 生产的器件进行 SPICE 测试。 0005 然而 SPICE 测试可能会对器件的引脚 (pad) 造成影响， 从而给后续的一些测试造 成影。
8、响， 例如芯片接受度测试(WAT， Wafer Acceptance Test)及其它性能测试等。 为了避免 SPICE 测试对后续的一些测试造成影响， 通常在半导体晶片上制备一些器件专门供 SPICE 测试使用， 并且为了节约晶片面积， 通常来说， 所述专门供 SPICE 测试用的器件制备在半导 体晶片的切割道 (Scribe Line) 上。所谓切割道， 是将半导体晶片中的每两个芯片单元隔 开， 并且在后续的切割步骤中， 半导体晶片是沿着切割道进行切割的。 0006 为了精确地得到元器件的 SPICE 模型， 希望收集的数据越多越好， 因而也需要可 供测试的器件越多越好。然而可供 SPIC。
9、E 测试使用的晶片面积是有限的， 因此， 如何在有限 的晶片面积上放置更多的器件， 已成为业界需要解决的技术问题。以 MOS 器件来说， 为了在 有限的晶片面积上放置更多的 MOS 器件， 目前提出了 MOS 器件的几种 SPICE 测试结构。 0007 请参考图 1， 图 1 为现有的第一种 MOS 器件的 SPICE 测试结构的电路原理图， 如图 1所示， 该SPICE测试结构包括多个MOS器件， 所述多个MOS器件制备在一个切割道上， 所述 多个 MOS 器件的栅极 (G1 G22) 连接在一起 ( 其中 G5 G21未在图中示出 )， 并且接在同一 个引脚 P2上 ； 且所述多个 MO。
10、S 器件的衬底 (B1 B22) 连接在一起 ( 其中 B5 B21未在图中 示出 )， 并且接在同一个引脚 P1上 ； 同时， 所述多个 MOS 器件中的相邻 MOS 器件共用源极和 漏极， 即第 1 个 MOS 器件的源极 S1同时是第 2 个 MOS 器件的漏极 D2， 第 2 个 MOS 器件的源 极 S2同时是第 3 个 MOS 器件的漏极 D3， 第 3 个 MOS 器件的源极 S3同时是第 4 个 MOS 器件的 漏极 D4， 第 4 个 MOS 器件的源极 S4同时是第 5 个 MOS 器件的漏极 D5， 依此类推， 第 21 个 MOS 说 明 书 CN 102445644 。
11、A CN 102445664 A2/5 页 4 器件的源极 S21同时是第 22 个 MOS 器件的漏极 D22。因此， 当每个切割道的面积可以放置 25 个引脚 (pad)(P1 P25) 时 ( 其中 P9 P24未在图中示出 )， 采用第一种 MOS 器件的 SPICE 测试结构可以在每个切割道上放置 22 个 MOS 器件。其原理为 ： 0008 所有 MOS 器件的衬底 (B1 B22) 共用一个引脚 P1； 所有 MOS 器件的栅极 (G1 G22) 共用一个引脚 P2； 第 1 个 MOS 器件的漏极用一个引脚 P3， 第 22 个 MOS 器件的源极 S22用一个 引脚 P4；。
12、 第 1 个 MOS 器件的源极 S1至第 21 个 MOS 器件的源极 S21各用一个引脚 (P5 P25)。 0009 虽然上述第一种 MOS 器件的 SPICE 测试结构在每个具有 25 个引脚的切割道上可 放置 22 个 MOS 器件， 然而， 在给其中一个 MOS 器件加偏置电压进行漏电流测试时， 相邻 MOS 器件也会被偏置， 从而对漏电流的测试产生影响， 例如给第 1 个 MOS 器件加偏置电压， 即给 第 1 个 MOS 器件的栅极 G1、 衬底 B1、 源极 S1、 以及漏极 D1加偏置电压时， 由于第 1 个 MOS 器 件的栅极 G1与第 2 个 MOS 器件的栅极 G2。
13、共用一个引脚， 第 1 个 MOS 器件的衬底 B1与第 2 个 MOS 器件的衬底 B2共用一个引脚， 第 1 个 MOS 器件的源极 S1与第 2 个 MOS 器件的漏极 D2共 用一个引脚， 因此第 2 个 MOS 器件的栅极 G2与第 2 个 MOS 器件的漏极 D2之间也同时加了偏 置电压， 从而第 2 个 MOS 器件也会产生反向漏电流， 因此对第 1 个 MOS 器件的漏电流的收集 产生影响， 从而影响第 1 个 MOS 器件的漏电流的测量精度。 0010 为了避免相邻 MOS 器件之间的相互影响， 提出了一种改进型 MOS 器件的 SPICE 测 试结构， 请参考图 2， 图 。
14、2 为现有的改进型 MOS 器件的 SPICE 测试结构的电路原理图， 如图 2 所示， 该 SPICE 测试结构包括多个 MOS 器件， 所述多个 MOS 器件制备在一个切割道上， 所述 多个 MOS 器件的衬底 (B1 B9) 连接在一起 ( 其中 B5 B8未在图中示出 )， 并且接在同一 个引脚 P1上 ； 所述多个 MOS 器件中的两相邻 MOS 器件共用一个源极， 即第 1 个 MOS 器件的 源极 S1同时是第 2 个 MOS 器件的源极 S2， 第 3 个 MOS 器件的源极 S3同时是第 4 个 MOS 器件 的源极 S4， 依此类推 ； 但是所述多个 MOS 器件的栅极与漏。
15、极独立。因此， 当每个切割道的面 积可以放置 25 个引脚 (pad)(P1 P25) 时 ( 其中 P15 P18以及 P25未在图中示出 )， 采用改 进型 MOS 器件的 SPICE 测试结构只能在每个切割道上放置 9 个 MOS 器件。其原理为 ： 0011 所有 MOS 器件的衬底 (B1 B9) 共用一个引脚 P1； 所有 MOS 器件的栅极 (G1 G9) ( 其中 G5 G8未在图中示出 ) 分别用一个引脚 (P2 P10) ； 所有 MOS 器件的漏极 (D1 D9) ( 其中 D5 D8未在图中示出 ) 分别用一个引脚 (P11 P19) ； 第 1 个 MOS 器件的源极。
16、 S1与第 2 个 MOS 器件的源极 S2共用一个引脚 P20； 第 3 个 MOS 器件的源极 S3与第 4 个 MOS 器件的源 极 S4共用一个引脚 P21； 第 5 个 MOS 器件的源极 S5与第 6 个 MOS 器件的源极 S6共用一个引 脚 P22( 其中 P22未在图中示出 ) ； 第 7 个 MOS 器件的源极 S7与第 8 个 MOS 器件的源极 S8共 用一个引脚 P23( 其中 P23未在图中示出 ) ； 第 9 个 MOS 器件的源极 S9用一个引脚 P24； 由于 只剩一个引脚， 已经不能满足一个 MOS 器件的需要， 因此最多只能放 9 个 MOS 器件。 00。
17、12 由于上述改进型 MOS 器件的 SPICE 测试结构中各 MOS 器件的栅极和漏极独立， 因 此在给其中一个 MOS 器件加偏置电压进行漏电流测试时， 相邻 MOS 器件不会对测试结果造 成影响， 从而可提高各 MOS 器件的漏电流的测试精度。但是在每个具有 25 个引脚的切割道 上只能放置 9 个 MOS 器件， 浪费了面积。 0013 因此， 如何在有限的晶片面积上放置更多的MOS器件， 且各MOS器件之间对测试结 果不产生相互影响， 已成为目前业界亟需解决的技术问题。 说 明 书 CN 102445644 A CN 102445664 A3/5 页 5 发明内容 0014 本发明的。
18、目的在于提供一种MOS器件的SPICE测试结构， 以节约半导体晶片面积， 同时提高 SPICE 测试的精度。 0015 为解决上述问题， 本发明提出一种MOS器件的SPICE测试结构， 该测试结构包括多 个依次排列的MOS器件以及多个引脚， 所述多个MOS器件的衬底连接在一起 ； 排列位置为奇 数的 MOS 器件的栅极连接在一起 ； 排列位置为偶数的 MOS 器件的栅极连接在一起 ； 所述多 个 MOS 器件中的前一 MOS 器件的源极与后一相邻 MOS 器件的漏极共用， 或前一 MOS 器件的 漏极与后一相邻MOS器件的源极共用， 形成多个共用脚 ； 所述排列位置为奇数的MOS器件的 栅极、。
19、 排列位置为偶数的 MOS 器件的栅极、 所述多个共用脚、 排列位置为首位的 MOS 器件的 漏极或源极、 以及排列位置为末位的 MOS 器件的源极或漏极分别连接所述多个引脚中的一 个引脚。 0016 可选的， 所述多个 MOS 器件以及所述多个引脚制备在半导体晶片的切割道上。 0017 可选的， 所述多个 MOS 器件以及所述多个引脚制备在半导体晶片的芯片单元上。 0018 可选的， 所述切割道上具有的引脚的数量为 25 个。 0019 可选的， 所述 MOS 器件的数量为 21 个。 0020 本发明由于采用以上的技术方案， 使之与现有技术相比， 具有以下的优点和积极 效果 ： 0021 。
20、1)本发明提供的MOS器件的SPICE测试结构的多个MOS器件中的前一MOS器件的 源极与后一相邻 MOS 器件的漏极共用， 或前一 MOS 器件的漏极与后一相邻 MOS 器件的源极 共用， 从而节约了面积， 使得在同一面积下可以放置更多的 MOS 器件 ； 0022 2) 在本发明提供的 MOS 器件的 SPICE 测试结构中， 排列位置为奇数的 MOS 器件的 栅极连接在一起， 排列位置为偶数的MOS器件的栅极连接在一起， 从而避免了相邻MOS器件 在进行漏电流测试时相互影响， 提高了漏电流的测试精度。 附图说明 0023 图 1 为现有的第一种 MOS 器件的 SPICE 测试结构的电路。
21、原理图 ； 0024 图 2 为现有的改进型 MOS 器件的 SPICE 测试结构的电路原理图 ； 0025 图 3 为本发明实施例提供的 MOS 器件的 SPICE 测试结构的电路原理图。 具体实施方式 0026 以下结合附图和具体实施例对本发明提出的MOS器件的SPICE测试结构作进一步 详细说明。根据下面说明和权利要求书， 本发明的优点和特征将更清楚。需说明的是， 附图 均采用非常简化的形式且均使用非精准的比率， 仅用于方便、 明晰地辅助说明本发明实施 例的目的。 0027 本发明的核心思想在于， 提供一种MOS器件的SPICE测试结构， 该测试结构包括多 个依次排列的MOS器件以及多个。
22、引脚， 所述多个MOS器件的衬底连接在一起 ； 排列位置为奇 数的 MOS 器件的栅极连接在一起 ； 排列位置为偶数的 MOS 器件的栅极连接在一起 ； 所述多 个 MOS 器件中的前一 MOS 器件的源极与后一相邻 MOS 器件的漏极共用， 或前一 MOS 器件的 漏极与后一相邻MOS器件的源极共用， 形成多个共用脚 ； 所述排列位置为奇数的MOS器件的 说 明 书 CN 102445644 A CN 102445664 A4/5 页 6 栅极、 排列位置为偶数的 MOS 器件的栅极、 所述多个共用脚、 排列位置为首位的 MOS 器件的 漏极或源极、 以及排列位置为末位的 MOS 器件的源极。
23、或漏极分别连接所述多个引脚中的一 个引脚。从而可在有限的面积下放置更多的 MOS 器件， 并且避免了相邻 MOS 器件在进行漏 电流测试时相互影响， 提高了漏电流的测试精度。 0028 本发明实施例提供的 MOS 器件的 SPICE 测试结构包括多个依次排列的 MOS 器件以 及多个引脚， 所述多个 MOS 器件的衬底连接在一起 ； 排列位置为奇数的 MOS 器件的栅极连 接在一起 ； 排列位置为偶数的MOS器件的栅极连接在一起 ； 所述多个MOS器件中的前一MOS 器件的源极与后一相邻 MOS 器件的漏极共用， 或前一 MOS 器件的漏极与后一相邻 MOS 器件 的源极共用， 形成多个共用脚。
24、 ； 所述排列位置为奇数的 MOS 器件的栅极、 排列位置为偶数的 MOS 器件的栅极、 所述多个共用脚、 排列位置为首位的 MOS 器件的漏极或源极、 以及排列位 置为末位的 MOS 器件的源极或漏极分别连接所述多个引脚中的一个引脚。 0029 进一步地， 所述多个 MOS 器件以及所述多个引脚制备在半导体晶片的切割道上。 0030 进一步地， 所述多个 MOS 器件以及所述多个引脚制备在半导体晶片的芯片单元 上。 0031 进一步地， 所述切割道上具有的引脚的数量为 25 个。 0032 进一步地， 所述 MOS 器件的数量为 21 个。 0033 以下将以MOS器件放置在切割道上为例， 。
25、对具有25个引脚的切割道上的21个MOS 器件的排放原理作进一步说明， 请参考图 3， 图 3 为本发明实施例提供的 MOS 器件的 SPICE 测试结构的电路原理图， 如图3所示， 所述切割道上具有多个引脚(P1P25)(其中P10P23 未在图中示出 )， 所述多个 MOS 器件的衬底 (B1 B21) 连接在一起 ( 其中 B4 B19未在图中 示出 )， 并连接在引脚 P1上 ； 排列位置为奇数的 MOS 器件的栅极 (G1、 G3G21) 连接在一 起， 并连接在引脚 P2上 ； 排列位置为偶数的 MOS 器件的栅极 (G2、 G4G20) 连接在一起， 并连接在引脚 P3上 ； 所。
26、述多个 MOS 器件中的前一 MOS 器件的源极与后一相邻 MOS 器件的漏 极共用， 或前一 MOS 器件的漏极与后一相邻 MOS 器件的源极共用， 形成多个共用脚， 例如第 1 个 MOS 器件的源极 S1同时是第 2 个 MOS 器件的漏极 D2， 第 3 个 MOS 器件的源极 S3同时是 第 4 个 MOS 器件的漏极 D4， 依此类推 ； 排列位置为首位的 MOS 器件的漏极 D1 连接引脚 P4， 排 列位置为末位的 MOS 器件的源极 S21连接引脚 P5； 所述多个共用脚分别与引脚 (P6 P25) 中 的一个引脚相连。 0034 需要说明的是， MOS 器件放置在半导体晶片。
27、的芯片单元上的排放原理与放置在切 割道上的上述排放原理相同。 0035 在本发明提供的 MOS 器件的 SPICE 测试结构中， 排列位置为奇数的 MOS 器件的栅 极连接在一起， 排列位置为偶数的MOS器件的栅极连接在一起， 从而避免了相邻MOS器件在 进行漏电流测试时相互影响， 提高了漏电流的测试精度。 0036 因此， 本发明提供的MOS器件的SPICE测试结构与现有的第一种MOS器件的SPICE 测试结构相比， 虽然在具有 25 个引脚的相同面积的切割道上少放了一个 MOS 器件， 但是现 有的第一种 MOS 器件的 SPICE 测试结构中的相邻 MOS 器件在进行漏电流测试时相互影响。
28、， 从而影响了 MOS 器件的漏电流测试精度 ； 而本发明提供的 SPICE 测试结构在只少放一个 MOS 器件的情况下， 避免了相邻 MOS 器件在进行漏电流测试时相互影响， 提高了漏电流的测 试精度。 说 明 书 CN 102445644 A CN 102445664 A5/5 页 7 0037 并且本发明提供的 MOS 器件的 SPICE 测试结构与现有的改进型 MOS 器件的 SPICE 测试结构相比， 在保证漏电流测试精度的同时， 在同样的切割道面积上大幅增加了 MOS 器 件的放置数量。 0038 在本发明的一个具体实施例中， 所述切割道上或所述半导体晶片的芯片单元上具 有 25 。
29、个引脚， 所述 MOS 器件的个数为 21 个， 然而应该认识到， 根据实际情况， 所述引脚的数 量还可以根据切割道或芯片单元的面积取其它值， 并且所述引脚数量变化时， 所述 MOS 器 件的个数也相应发生变化。 0039 综上所述， 本发明提供了一种MOS器件的SPICE测试结构， 该测试结构包括多个依 次排列的MOS器件以及多个引脚， 所述多个MOS器件的衬底连接在一起 ； 排列位置为奇数的 MOS 器件的栅极连接在一起 ； 排列位置为偶数的 MOS 器件的栅极连接在一起 ； 所述多个 MOS 器件中的前一 MOS 器件的源极与后一相邻 MOS 器件的漏极共用， 或前一 MOS 器件的漏极。
30、与 后一相邻 MOS 器件的源极共用， 形成多个共用脚 ； 所述排列位置为奇数的 MOS 器件的栅极、 排列位置为偶数的 MOS 器件的栅极、 所述多个共用脚、 排列位置为首位的 MOS 器件的漏极 或源极、 以及排列位置为末位的 MOS 器件的源极或漏极分别连接所述多个引脚中的一个引 脚。从而可在有限的面积下放置更多的 MOS 器件， 并且避免了相邻 MOS 器件在进行漏电流 测试时相互影响， 提高了漏电流的测试精度。 0040 显然， 本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神 和范围。这样， 倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之 内， 则本发明也意图包含这些改动和变型在内。 说 明 书 CN 102445644 A CN 102445664 A1/1 页 8 图 1 图 2 图 3 说 明 书 附 图 CN 102445644 A 。