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半导体器件、显示器件、和电子器件.pdf

上传人：zhu****_FC 文档编号：4620761 上传时间：2018-10-22 格式：PDF 页数：95 大小：1.92MB
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摘要
申请专利号：

CN201110374123.8

 申请日：

2006.12.28
公开号：

CN102509560A

 公开日：

2012.06.20
当前法律状态：

授权

 有效性：

有权
法律详情：

授权|||实质审查的生效IPC(主分类):G11C 19/28申请日:20061228|||公开
IPC分类号：

G11C19/28; G09G3/20

 主分类号：

G11C19/28
申请人：

株式会社半导体能源研究所
发明人：

吉田泰则
地址：

日本神奈川县厚木市
优先权：

2005.12.28 JP 2005-378262
专利代理机构：

中国专利代理(香港)有限公司 72001

 代理人：

张金金;王忠忠
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内容摘要

提供一种在由于噪音引起的故障为低、功耗低、和特性变化小的情况中稳定运行的半导体器件；包括该半导体器件的显示器件；和包括该显示器件的电子器件。输出端子连接到电源线，从而减小输出端子的电位变化。另外，由于晶体管的电容，保持开启一个晶体管的栅电极电位。另外，通过用于反向偏置的信号线减少晶体管特性的变化。

权利要求书

1： 一种半导体器件， 包括 ： 第一晶体管 ； 第二晶体管 ； 配置成进行二极管操作的元件 ； 其中所述第一晶体管的源极或漏极连接至所述第二晶体管的栅极， 其中所述第二晶体管的栅极连接至所述元件的正极， 其中所述第一晶体管的栅极连接至所述元件的负极。
2： 根据权利要求 1 的半导体器件， 其中所述第一晶体管和所述第二晶体管是 N 沟道型 晶体管。
3： 根据权利要求 1 的半导体器件， 其中所述第一晶体管和所述第二晶体管是 P 沟道型晶体管。
4： 一种半导体器件， 包括 ： 第一时钟信号线 ； 第二时钟信号线 ； 以及 输出端子 ； 其中所述第一时钟信号线和所述输出端子交叉 ； 其中所述第二时钟信号线和所述输出端子交叉 ； 其中所述第一时钟信号线和所述第二时钟信号线包括第一导电层， 以及 其中所述输出端子包括第二导电层。
5： 如权利要求 4 所述的半导体器件， 其中所述第二导电层是透明的。
6： 一种半导体器件， 包括电路， 所述电路包括 ： 晶体管 ； 第一时钟信号线 ； 第二时钟信号线 ； 以及 输出端子 ； 其中所述第一时钟信号线位于所述输出端子的关于所述晶体管相对的一侧 ； 其中所述第二时钟信号线位于所述输出端子的关于所述晶体管相对的一侧 ； 其中所述第一时钟信号线和所述第二时钟信号线的纵向平行于所述电路延伸的方向， 以及 其中所述输出端子的纵向和所述电路延伸的方向是正交的。
7： 如权利要求 6 所述的半导体器件， 其中所述第一时钟信号线、 所述第二时钟信号线和所述输出端子不交叉。
8： 一种发光器件， 包括 ： 第一晶体管 ； 第二晶体管 ； 配置成进行二极管操作的元件 ； 以及 发光元件， 2 其中所述第一晶体管的源极或漏极连接至所述第二晶体管的栅极， 其中所述第一晶体管的栅极连接至所述元件的正极， 并且 其中所述第二晶体管的栅极连接至所述元件的负极。
9： 一种半导体器件， 包括 ： 信号端子 ； 偏置端子 ； 目标端子 ； 截止晶体管 ； 以及 晶体管， 其中所述截止晶体管的栅电极连接至所述偏置端子， 其中所述截止晶体管的源电极和漏电极其中之一连接至所述信号端子， 以及 其中所述截止晶体管的源电极和漏电极其中另一个连接至所述晶体管的栅电极。
10： 一种半导体器件， 包括 ： 信号端子 ； 偏置端子 ； 目标端子 ； 截止晶体管 ； 以及 晶体管， 其中所述截止晶体管的栅电极连接至所述偏置端子， 其中所述截止晶体管的源电极和漏电极其中之一连接至所述信号端子， 以及 其中所述截止晶体管的源电极和漏电极其中另一个连接至所述晶体管的栅电极。
11： 如权利要求 8 所述的发光器件， 其中所述发光器件包括像素区域。
12： 如权利要求 9 所述的发光器件， 其中所述半导体器件进一步包括像素区域。
13： 如权利要求 10 所述的发光器件， 其中所述半导体器件进一步包括像素区域。

说明书


半导体器件、 显示器件、 和电子器件

    【技术领域】
     本发明涉及半导体器件、 显示器件、 和电子器件。背景技术 移位寄存器电路是按照单级每一次施加一个脉冲移动其内容的方式运行的电路。 利用这个性能， 移位寄存器用于串行信号和并行信号相互转换的电路。将串行信号向并行 信号转换， 或者将并行信号向串行信号转换的上述电路主要用于具有彼此连接的电路的网 络。 用于在网络中彼此连接电路和发射信号的传播路径的数目通常较待传送的数据的数量 小。在此情况下， 并行信号在发射机电路中变为串行信号， 并顺序地发送给传输路径， 已经 顺序地发送的串行信号在接收机电路中变为并行信号。因而， 可以使用少量传播路径交换 信号。
     显示器件通过根据从外部输入的图像信号控制每一个像素的亮度来显示图象。 这 里， 因为难以使用等于像素数目的大量的来自外部的图像信号的传播路径， 所以图像信号 必须经过串并行转换。因此， 移位寄存器用于向显示器件发射图像信号的电路和用于驱动 接收图像信号的显示器件的电路。
     结合 n 沟道晶体管和 P 沟道晶体管的 CMOS 电路通常用于上述移位寄存器电路。 然 而， 为了在相同的衬底上方形成结合 n 沟道晶体管和 P 沟道晶体管的 CMOS 电路， 必须在相 同的衬底上方形成具有彼此相反导电类型的晶体管， 所以制造过程不可避免地变得复杂。 因此， 导致成本增加或者半导体器件的产量减少。
     因此， 已经设计全部具有相同极性的晶体管的电路 ( 也称为单极电路 )。 单极电路 能够省略制造过程中的一些步骤， 例如添加杂质元素的步骤。 从而， 抑制成本增加和产量减 少。
     例如， 考虑形成其中全部的晶体管具有 n 沟道极性的逻辑电路的情形。这种电路 具有当根据 n 沟道晶体管的阈值输出具有高电位电源的电势时， 输出信号的电压与输入信 号的电压相比衰减的问题。因此， 广泛地使用被称为自举电路的电路以便输出信号的电压 不衰减。 当在连接高电位电源的晶体管接通以便电流开始流过沟道之后与输出端子电容耦 合的晶体管的栅电极为浮置态时， 实现自举电路。 因而， 输出端子的电位上升并且晶体管的 栅电极的电位也相应地上升， 以便最后超过高电位电源的电势加上晶体管的阈电压。 从而， 可以使输出端的电势几乎等于高电位电源的电势。
     使 用 上 述 的 自 举 电 路， 可以实现其中甚至在使用单极晶体管情况下输出电 位不衰减的半导体器件。另外， 使用自举电路 ( 例如， 参考文献 1 ： 日本公开专利申请 No.2002-215118 和 参 考 文 献 2 ： SID2005， p.1050， ″ An Improved DynamicRatio Less Shift Register Circuit Suitable for LTPS-TFT LCD Panels″ ) 形成移位寄存器电路。
     发明内容
     图 37A 和 37B 显示参考文献 2 中的传统的实例 ( 注意已经变化的参考码等等 )。在图 37A 和 37B 显示的移位寄存器电路中， 当输入信号输入到 Vin 时， 端子 P1 的电位上升并 且连接到信号线 V1 的晶体管导通。然后， 晶体管自举响应信号线 V1 的电位的上升， 所以信 号线 V1 的电位被送到下一级， 没有降低信号线 V1 的电势。图 37A 显示移位寄存器电路的 第一个四级的电路图， 以便帮助了解电路排布， 图 37B 显示由虚线围绕的图 37A 的一部分。 图 37B 显示用于形成图 37A 显示的电路的最小单元， 图 37B 的一个电路对应于图 37A 的电 路的一个输出端子 (OUT1 至 OUT4)。在说明书中， 电路的结构单位， 例如相对于图 37A 的图 37B 显示的， 被称为单级电路。这里， 用于控制端子 P1 和电源线 Vss 之间连接的接通 / 截止 的晶体管响应下一级的输出而导通。 然而， 因为晶体管导通的时间限于周期， 在该周期中下 一级的输出具有较高的电位 (H 电平 )， 所以当较低的电位 (L 电平 ) 输出到端子 OUT1( 也称 为非选择期间 ) 时在大部分周期中端子 P1 和端子 OUT1 处于浮置。这些也施加于下一级中 的端子 Px 和端子 OUTx。因此， 存在由于由时钟信号 1 和时钟信号 2 生成的噪音或者由来自 电路外部的电磁波引起的噪音引起故障的问题。
     为了克服这些问题， 在参考文献 2 中， 使用图 38A 和 38B 显示的结构。注意图 38A 是第一六级移位寄存器电路的电路图。为了帮助理解电路结构， 图 38B 显示由图 38A 中的 虚线围绕的图 38A 的单级电路。在图 38A 和 38B 所示的结构中， 在随后级中将端子 P1 和端 子 Px 复位为 L 电平的晶体管导通的周期占去大部分非选择期间。具有该结构， 在非选择周 期中， 可以将在随后级中端子 P1 和端子 Px 的电位的变化抑制在某种程度上。 然而， 在图 38A 和 38B 显示的结构中， 在非选择周期， 在下一级中端子 OUT1 和端子 OUTx 为浮置。因此， 存在由于由时钟信号 1 和时钟信号 2 生成的噪音或者由来自电路外部 的电磁波引起的噪音引起端子 OUT 故障的问题。另外， 因为电容元件提供在连接在每一级 中用于复位端子 Px 的晶体管的栅电极的电极和在图 38A 和 38B 显示的结构中的输入端子 Vin 之间， 用于驱动输入端子 Vin 的负载较重。因此， 还存在信号的波形失真和大功率损耗 的问题。因为在大部分非选择周期中用于在每一级中复位端子 Px 的晶体管导通， 因此存在 电压沉重地偏置在栅电极上和特性容易改变的问题。
     鉴于上述问题， 本发明的目的是提供具有噪音引起的故障低、 低功耗、 和特性变化 小并稳定地运行的半导体器件 ； 包含该半导体器件的显示器件 ； 和包含该显示器件的电子 器件。
     在本发明中， 术语 “显示面板” 包含使用液晶元件构造的液晶显示器面板， 和具有 以场致发光 (EL) 元件代表的发光元件的显示面板。另外， 该显示器件包含具有显示面板和 用于驱动该显示板的外围电路的显示器件。
     根据本发明的模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二端子、 第三端子、 和第四端子 ； 用于向输出端子发送第一端子的电位的第一晶体管 ； 根据输入端 子的电位导通第一晶体管的整流元件 ； 通过根据第四端子的电位在输出端子和第二端子之 间导电来固定输出端子的电位的第二晶体管 ； 和通过根据第四端子的电位在第三端子和第 二端子之间导电来固定第三端子的电位的第三晶体管。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 和第五端子 ； 用于向输出端子发送第一端子的电位的第一晶体 管； 根据输入端子的电位导通第一晶体管的整流元件 ； 通过根据第五端子的电位在输出端 子和第二端子之间导电来固定输出端子的电位的第二晶体管 ； 和通过根据第四端子的电位
     在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管 ； 和用于倒置第三端 子的电位和向第五端子输出电位的电路。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 和第六端子 ； 用于向输出端子发送第一端子的电位的 第一晶体管 ； 根据输入端子的电位导通第一晶体管的第一整流元件 ； 通过根据第四端子的 电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管 ； 和通过根据第 四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管 ； 用于 根据输出端子的电位提高第五端子的电位的第二整流元件 ； 通过在第二端子和第三端子之 间导电来连接第六端子的低电位的第四晶体管。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 第六端子、 和第七端子 ； 用于向输出端子发送第一端 子的电位的第一晶体管 ； 根据输入端子的电位导通第一晶体管的第一整流元件 ； 通过根据 第七端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管 ； 和 通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三 晶体管 ； 用于根据输出端子的电位提高第五端子的电位的第二整流元件 ； 通过在第二端子 和第三端子之间导电来连接第六端子的低电位的第四晶体管 ； 和用于倒置第三端子的电位 和向第七端子输出电位的电路。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 整流元件、 第一晶体管、 第二晶体管、 和第三晶体管。 整流元件的 一个电极电连接到输入端子， 整流元件的另外一个电极电连接到第三端子 ； 第一晶体管的 栅电极电连接到第三端子， 第一晶体管的源电极和漏电极的一个电连接到第一端子， 第一 晶体管的源电极和漏电极的另外一个电连接到输出端子， 第二晶体管的栅电极电连接到第 四端子， 第二晶体管的源电极和漏电极的一个电连接到第二端子， 第二晶体管的源电极和 漏电极的另外一个电连接到输出端子 ； 第三晶体管的栅电极电连接到第四端子， 第三晶体 管的源电极和漏电极的一个电连接到第二端子， 第三晶体管的源电极和漏电极的另外一个 电连接到第三端子。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 整流元件、 第一晶体管、 第二晶体管、 第三晶体管、 和 电势倒置电路。整流元件的一个电极电连接到输入端子， 整流元件的另外一个电极电连接 到第三端子 ； 第一晶体管的栅电极电连接到第三端子， 第一晶体管的源电极和漏电极的一 个电连接到第一端子， 第一晶体管的源电极和漏电极的另外一个电连接到输出端子 ； 第二 晶体管的栅电极电连接到第五端子， 第二晶体管的源电极和漏电极的一个电连接到第二端 子， 第二晶体管的源电极和漏电极的另外一个电连接到输出端子 ； 第三晶体管的栅电极电 连接到第四端子， 第三晶体管的源电极和漏电极的一个电连接到第二端子， 第三晶体管的 源电极和漏电极的另外一个电连接到第三端子 ； 和电位反向电路的一个电极电连接到第三 端子， 电位反向电路的另外一个电极电连接到第五端子。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 第六端子、 第一整流元件、 第二整流元件、 第一晶体 管、 第二晶体管、 第三晶体管、 和第四晶体管。 第一整流元件的一个电极电连接到输入端子，第一整流元件的另外一个电极电连接到第三端子 ； 第一晶体管的栅电极电连接到第三端 子， 第一晶体管的源电极和漏电极的一个电连接到第一端子， 第一晶体管的源电极和漏电 极的另外一个电连接到输出端子 ； 第二晶体管的栅电极电连接到第四端子， 第二晶体管的 源电极和漏电极的一个电连接到第二端子， 第二晶体管的源电极和漏电极的另外一个电连 接到输出端子 ； 第三晶体管的栅电极电连接到第四端子， 第三晶体管的源电极和漏电极的 一个电连接到第二端子， 第三晶体管的源电极和漏电极的另外一个电连接到第三端子 ； 第 二整流元件的一个电极电连接到输出端子， 第二整流元件的另外一个电极电连接到第五端 子； 第四晶体管的栅电极电连接到第四端子， 第四晶体管的源电极和漏电极的一个电连接 到第二端子， 第四晶体管的源电极和漏电极的另外一个电连接到第六端子。
     根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 第六端子、 第七端子、 第一整流元件、 第二整流元件、 第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 和电位反向电路。 第一整流元件的一个 电极电连接到输入端子， 第一整流元件的另外一个电极电连接到第三端子 ； 第一晶体管的 栅电极电连接到第三端子， 第一晶体管的源电极和漏电极的一个电连接到第一端子， 第一 晶体管的源电极和漏电极的另外一个电连接到输出端子 ； 第二晶体管的栅电极电连接到第 七端子， 第二晶体管的源电极和漏电极的一个电连接到第二端子， 第二晶体管的源电极和 漏电极的另外一个电连接到输出端子 ； 第三晶体管的栅电极电连接到第四端子， 第三晶体 管的源电极和漏电极的一个电连接到第二端子， 第三晶体管的源电极和漏电极的另外一个 电连接到第三端子 ； 第二整流元件的一个电极电连接到输出端子， 第二整流元件的另外一 个电极电连接到第五端子 ； 第四晶体管的栅电极电连接到第四端子， 第四晶体管的源电极 和漏电极的一个电连接到第二端子， 第四晶体管的源电极和漏电极的另外一个电连接到第 六端子 ； 和电位反向电路的一个电极电连接到第三端子， 电位反向电路的另外一个电极电 连接到第七端子。
     具有如上所述本发明的结构， 可以提供具有噪音引起的故障很小的稳定地运行的 移位寄存器电路。
     另外， 在根据本发明的半导体器件中， 整流元件可以是二极管接法晶体管。 在这种 情况下， 可以减少制造在衬底上的元件的种类的数目 ； 因而， 简化制造过程。
     另外， 根据本发明的半导体器件具有能够导通第三晶体管和第二晶体管的信号 线。在这种情况下， 可以提供其运行可以停止在任意的时刻并可以初始化的移位寄存器电 路。
     另外， 根据本发明的半导体器件具有能够反向偏置第三晶体管和第二晶体管的信 号线。在这种情况下， 提供具有特性变化较少的稳定地运行的移位寄存器电路。
     另外， 在根据本发明的半导体器件中， 输入到第一时钟信号线和第二时钟信号线 的信号每一个具有小于 50％的占空比， 更优选其中输入到他们中之一的信号处于低电平的 周期的中间和其中输入到他们的另外一个的信号处于高电平的周期的中间之间的差异可 以在时钟信号的时间段的 10％的范围内。因而， 可以提供在从相应的输出端子输出的输出 信号之间的间隔、 和高度改进的移位寄存器电路。
     另外， 在根据本发明的半导体器件中， 优选第三晶体管中的栅电极的面积和第二 晶体管中的栅电极的面积的平均数大于第一晶体管中的栅电极。具有这种结构， 可以稳定地固定输出端子的电位， 从而提供具有噪音引起的故障很少的移位寄存器电路。
     另外， 在根据本发明的半导体器件中， 电源线、 第一时钟信号线、 和第二时钟信号 线可以相对于第一晶体管、 第三晶体管、 和第二晶体管布置在输出端子的对边上。 具有这种 结构， 可以稳定地固定输出端子的电位， 从而提供具有噪音引起的故障较少的移位寄存器 电路。
     另外， 本发明的半导体器件包括第一布线层、 第二布线层、 第三布线层、 绝缘膜、 和 层间绝缘膜。绝缘膜形成在第一布线层和第二布线层之间。层间绝缘膜形成在第二布线层 和第三布线层之间。层间绝缘膜比绝缘膜厚。电连接到第一电极的电极至少由第二布线层 形成。电连接到输出端子的电极至少由第一布线层和第三布线层形成。在电连接到输出端 子的电极和电连接到第一端子的电极交叉的区域中， 电连接到输出端子的电极可以由第三 布线层形成。 具有这种结构， 可以稳定地固定输出端子的电位， 从而提供具有噪音引起的故 障较少的移位寄存器电路。
     另外， 在根据本发明的半导体器件中， 移位寄存器电路形成在提供有像素区域的 衬底上方。具有该结构， 可以降低显示板的生产成本。
     另外， 在根据本发明的半导体器件的另一个模式中， 移位寄存器电路作为 IC 提供 在提供有像素区域的衬底上方， 并通过 COG( 玻璃上芯片 ) 连接到该衬底上的布线。因而， 可以提供具有特性变化小的低电耗显示板。 另外， 在根据本发明的半导体器件的另一个模式中， 移位寄存器电路作为 IC 提供 在连接提供有像素区域的衬底的连接布线衬底上方， 并通过 TAB( 带载自动连接 ) 连接到连 接布线衬底上的布线。因而， 可以提供具有高可靠性和特性变化小的低电耗显示板。
     根据本发明的另一个模式的半导体器件包含第一电极、 第二电极、 第三电极、 晶体 管、 和整流元件。 晶体管的栅电极电连接到第二电极， 晶体管的源电极和漏电极的一个电连 接到第一电极， 晶体管的源电极和漏电极的另外一个电连接到第三电极 ； 整流元件的一个 电极电连接到第三电极， 整流元件的另外一个电极电连接到第二电极。 因而， 提供具有特性 变化小的稳定地运行的显示板。
     根据本发明的另一个模式的半导体器件包含第一电极、 第二电极、 第三电极、 第四 电极、 第一晶体管、 和第二晶体管。第一晶体管的栅电极连接到到第二电极， 第一晶体管的 源电极和漏电极的一个连接到到第一电极， 第一晶体管的源电极和漏电极的另外一个连接 到到第三电极 ； 第二晶体管的栅电极电连接到第四电极， 第二晶体管的源电极和漏电极的 一个电连接到第二电极， 第二晶体管的源电极和漏电极的另外一个电连接到第三电极。因 而， 提供具有特性变化小的稳定地运行的显示板。
     另外， 根据本发明的模式的显示器件包含上述半导体器件、 外部驱动电路、 和连接 布线衬底 ； 显示板和外部驱动电路用一个连接布线衬底彼此连接。 因而， 可以提供具有较少 连接点的高可靠的显示器件。
     另外， 根据本发明的另一个模式的显示器件包含上述半导体器件、 外部驱动电路、 和多个连接布线衬底 ； 显示板和外部驱动电路用两个或者多个连接布线衬底和多个单独的 驱动器 ( 数据线驱动器和扫描线驱动器 ) 彼此连接。因而， 因为驱动器不需要优良的性能， 甚至可以提供具有高可靠性的大的显示面板。
     另外， 根据本发明的电子器件使用该显示器件作为显示部分。
     注意说明书中的开关可以是电子开关或者机械开关。只要可以控制电流的流动， 就可以使用任何类型的开关。可以使用晶体管、 二极管 (PN 二极管、 PIN 二极管、 肖特基二 极管、 二极管接法晶体管等 )、 或者其中结合上述二极管的逻辑电路。 因此， 当晶体管用作开 关时， 晶体管仅仅作为开关 ； 因此， 对晶体管的极性 ( 导电类型 ) 没有具体限制。然而， 当希 望低截止电流时， 优选使用具有较少截止电流的极性晶体管。作为具有较少截止电流的晶 体管， 可以使用具有 LDD 区的晶体管、 具有多栅极结构的晶体管等。另外， 当作为开关的晶 体管的源极端子的电位接近低电势电源 (Vss， GND 或者 0V) 时， 优选使用 n 沟道晶体管， 反 之当晶体管在源极端子的电位接近较高电势电源 (Vdd 等 ) 的电势的情况中运行时， 优选使 用 P 沟道晶体管。这有助于晶体管容易地作为开关， 因为可以提高晶体管的栅极 - 源极电 压的绝对值。注意还可以通过使用 n 沟道和 P 沟道晶体管来应用 CMOS 开关。
     不限制该显示元件， 例如， 可以使用其中通过电磁力改变对比度的显示媒介， 例如 EL 元件 ( 有机 EL 元件、 无机 EL 元件、 或者包含有机材料和无机材料的 EL 元件 )、 电子发射 元件、 液晶元件、 电子墨水、 光栅光阀 (GLV)、 等离子体显示器 (PDP)、 数字微镜器件 (DMD)、 压电陶瓷显示器、 碳纳米管等。注意作为使用 EL 元件的显示器件， 可以使用 EL 显示器 ； 作 为使用电子发射元件的显示器件， 可以使用场致发射显示器 (FED)、 SED 平板显示器 ( 表 面 - 导电 - 发射显示器 ) 等 ； 作为使用液晶元件的显示器件， 可以使用液晶显示器 ； 作为使 用电子墨水的显示器件， 使用电子纸。 对应用于本发明的晶体管的种类没有限制。 适用于本发明的晶体管包含使用由非 晶态硅和多晶硅代表的非单晶半导体薄膜的薄膜晶体管 (TFT)、 使用半导体衬底或者 SOI 衬底形成的 MOS 晶体管、 结型晶体管、 双极晶体管、 使用有机半导体或者碳纳米管的晶体 管、 和其它种类的晶体管。 对其上提供晶体管的衬底的种类没有限制， 晶体管可以提供在单 晶衬底、 SOI 衬底、 玻璃衬底等上方。
     在本发明中， “连接” 指得是 “电连接” 。因此， 在本发明公开的结构中， 除预定连接 之外， 可以在给定的连接部分之间提供使电连接变为可能的另一个元件 ( 例如， 另一个元 件 ( 例如， 晶体管、 二极管、 电阻器、 或者电容器 )、 开关等 )。
     对晶体管的结构没有特别地限制。例如， 可以使用其中栅电极的数目是两个或更 多的多栅极结构、 其中栅电极配置在沟道之上和之下的结构、 其中栅电极配置在沟道之上 的结构、 其中栅电极配置在沟道下面的结构、 交错结构、 或者倒置交错结构。 另外， 沟道区可 以被分成多个区域， 这些区域可以并联或者串联 ； 源极电极或者漏极电极可以与沟道重叠 ( 或者沟道的一部分 ) ； 或者可以提供 LDD 区域。
     注意在说明书中， 半导体器件对应于包含具有半导体元件 ( 例如晶体管或者二极 管 ) 的电路的器件。另外， 半导体器件可以是通常可以利用半导体特性运行的器件。另外， 术语 “显示器件” 不仅包含其中在衬底上方形成包含显示元件例如液晶元件或者 EL 元件 的多个像素和用于驱动像素的外围驱动器的显示板的主体、 而且包含提供有柔性印制电路 (FPC) 或者印刷线路板 (PWB) 的显示板。发光器件具体涉及使用自发光显示元件例如用于 EL 元件或者 FED 的元件的显示器件。
     另外， 在本发明的晶体管之中， 其中栅电极连接到源极电极或者漏极电极的晶体 管有时称为二极管接法晶体管 (diode-connected transistro)。 可以用另一个整流元件例 如 PN 结二极管、 PIN 二极管、 或者发光二极管替换本发明的全部的二极管接法晶体管。
     如上所述， 通过利用本发明， 可以提供其中端子 OUT 在至少一半周期通过第二晶 体管连接到电源线的半导体器件， 其具有噪音引起的故障较少并稳定运行 ； 包含该半导体 器件的显示器件 ； 和包含该显示器件的电子器件。
     另外， 当使第三晶体管的栅极面积和第二晶体管的栅极面积的平均数大于第一晶 体管的栅极面积时， 由于不必将电容器元件连接到输入端子， 所以可以最小化输入端子的 负载。 因而， 可以提供具有小的波形失真和低功耗的半导体器件 ； 包含该半导体器件的显示 器件 ； 和包含该显示器件的电子器件。
     当二极管元件或者二极管接法晶体管连接到长周期导通的晶体管的栅电极时， 可 以将足够的反向偏置施加于长周期导通的晶体管的栅电极。因而， 可以提供稳定地运行并 具有特性变化较少的半导体器件、 包含该半导体器件的显示器件、 和包含该显示器件的电 子器件。 附图说明
     图 1A 至 1C 说明本发明的移位寄存器电路和其时序图。
     图 2A 至 2C 说明本发明的移位寄存器电路。
     图 3A 至 3C 说明本发明的移位寄存器电路。
     图 4 说明本发明的移位寄存器电路的时序图。
     图 5A 至 5C 说明本发明的移位寄存器电路。
     图 6 说明本发明的移位寄存器电路的时序图。
     图 7A 至 7C 说明本发明的移位寄存器电路和其时序图。
     图 8A 至 8C 说明本发明的移位寄存器电路。
     图 9A 至 9D 说明本发明的反向偏置电路。
     图 10A 至 10H 说明本发明的反向偏置电路。
     图 11A 至 11C 说明本发明的移位寄存器电路。
     图 12 说明本发明的移位寄存器电路的时序图。
     图 13A 至 13C 说明本发明的移位寄存器电路和其时序图。
     图 14A 至 14C 说明本发明的移位寄存器电路。
     图 15A 至 15D 说明本发明的反向偏置 - 复位电路。
     图 16A 至 16H 说明本发明的反向偏置 - 复位电路。
     图 17 是本发明的移位寄存器电路的顶视图。
     图 18 是本发明的移位寄存器电路的剖视图。
     图 19 是本发明的移位寄存器电路的顶视图。
     图 20 是本发明的移位寄存器电路的顶视图。
     图 21 是本发明的移位寄存器电路的顶视图。
     图 22A 和 22B 是应用于本发明的移位寄存器电路的横剖面图。
     图 23 是本发明的移位寄存器电路的顶视图。
     图 24A 和 24B 是应用于本发明的移位寄存器电路的横剖面图。
     图 25 是本发明的移位寄存器电路的顶视图。
     图 26 是本发明的移位寄存器电路的顶视图。图 27A 和 27B 是的本发明的移位寄存器电路的横剖面图。 图 28 是本发明的移位寄存器电路的顶视图。 图 29A 和 29B 是的本发明的移位寄存器电路的横剖面图。 图 30 是本发明的移位寄存器电路的顶视图。 图 31A 至 31E 说明使用本发明的移位寄存器电路的显示面板。 图 32 说明使用本发明的移位寄存器电路的显示器件。 图 33 说明使用本发明的移位寄存器电路的显示器件。 图 34A 至 34H 说明使用本发明的移位寄存器电路的电子器件。 图 35A 至 35F 说明本发明的移位寄存器电路的运行。 图 36A 至 36D 说明本发明的移位寄存器电路和其时序图。 图 37A 和 37B 说明常规移位寄存器。 图 38A 和 38B 说明常规移位寄存器。具体实施方式
     实施例模式 参照制图描述本发明的实施例模式。注意本发明用许多不同的模式表现， 本领域 的技术人员容易理解在不脱离本发明的精神和范围的情况下可以多方面地改变模式和细 节。因此， 本发明不会认为是限于实施例模式的描述。在下文描述的重复本发明的结构中， 相同的参考数字表示在不同附图中具有相似功能的相同的部分， 不会重复上述部分的描 述。
     实施例模式 1
     在该实施例模式中， 描述移位寄存器的电路结构， 其中输出端子的电位被固定到 非选择周期， 从而降低时钟信号或者噪音引起的故障的发生。图 1A 至 1C 显示本发明的移 位寄存器的电路结构实例。图 1A 显示本发明的移位寄存器电路的整个电路结构。图 1B 显 示显示本发明的移位寄存器的单级电路的电路的结构实例。注意在本说明书中， 单级电路 涉及用于形成电路的最小单元， 其对应于电路的输出端子 (L(1) 至 L(n))， 如和图 1A 相关的 图 1B 中所示。图 1C 显示图 1A 和 1B 中显示的电路中的输入信号、 内电极、 和输出信号的波 形。
     图 1A 显示的电路具有启动脉冲端子 SP、 第一时钟信号线 CLK1( 也称为第一布 线 )、 第二时钟信号线 CLK2( 也称为第二布线 )、 电源线 Vss、 晶体管 18、 n 个电路 14(n 是大 于或等于二的整数 )、 和对应于电路 10 提供的输出端子 L(k)(k 是大于或等于一并小于或 等于 n 的整数 )。在图 1A 至 1C 中 ( 和说明书中全部的对应图示 )， 没有显示 k 是大于或者 等于一并小于或等于 n 的整数的第 k 级。然而， 输出端子 L(k) 提供在输出端子 L(1) 和输 出端子 L(n) 之间， 端子 P(k) 提供在端子 P(1) 和端子 P(n) 之间。图 1B 显示的电路 10 具 有端子 IN、 端子 OUT、 端子 G、 端子 R、 端子 F、 端子 B、 端子 C、 晶体管 11， 12， 13， 15， 16， 和 17、 电容器元件 14、 和端子 P。注意在说明书中， 端子是电连接到外部的电路中的电极。这里， 晶体管 11 是具有整流特性的另一个元件， 并用作用于输入的整流元件 ( 也称为第一整流元 件 )。 另外， 晶体管 15 是具有整流特性的另一个元件， 并用作用于复位的整流元件 ( 也称为 第二整流元件 )。晶体管 12 用作传输晶体管 ( 也称为第一晶体管 )。晶体管 13 用作内电
     压钳位晶体管 ( 也称为第三晶体管 )。晶体管 17 用作内输出电压钳位晶体管 ( 也称为第二 晶体管 )。晶体管 16 用作置位晶体管 ( 也称为第四晶体管 )。
     注意处于第 k 级的电路 10 的端子 P 也称为端子 P(k)。另外， 实施例模式指定电容 器元件 14 ； 然而， 通过形成在晶体管 12 的栅电极和漏极电极 ( 或者源极电极 ) 之间的寄生 电容也可以实现电容器元件 14 的功能。因此， 本发明不仅包含将电容器元件 14 形成为独 立的电气元件的情形， 而且包含电容器元件 14 是与晶体管 12 有关的寄生电容元件的情形。
     图 1B 显示的电路 10 的晶体管 11 的栅电极连接到端子 IN， 晶体管 11 的源极电极 和漏极电极中的一个连接到端子 IN， 晶体管 11 的源极电极和漏极电极中的另外一个连接 到端子 P。晶体管 12 的栅电极连接到端子 P， 晶体管 12 的源极电极和漏极电极中的一个连 接到端子 C， 晶体管 12 的源极电极和漏极电极中的另外一个连接到端子 OUT。
     另外， 晶体管 13 的栅电极连接到端子 R， 晶体管 13 的源极电极和漏极电极中的一 个连接到端子 G， 晶体管 13 的源极电极和漏极电极中的另外一个连接到端子 P。另外， 电容 器元件 14 的一个电极连接到端子 P， 电容器元件 14 的另外一个电极连接到到端子 OUT。
     晶体管 15 的栅电极连接到端子 OUT， 晶体管 15 的源极电极和漏极电极中的一个连 接到端子 OUT， 晶体管 15 的源极电极和漏极电极中的另外一个连接到端子 B。另外， 晶体管 16 的栅电极连接到端子 P， 晶体管 16 的源极电极和漏极电极中的一个连接端子 G， 晶体管 16 的源极电极和漏极电极中的另外一个连接到端子 F。另外， 晶体管 17 的栅电极连接到端 子 R， 晶体管 17 的源极电极和漏极电极中的一个连接到端子 G， 晶体管 17 的源极电极和漏 极电极中的另外一个连接到端子 OUT。 如图 1A 所示， 处于第一级的电路 10 的端子 IN 连接到启动脉冲端子 SP 和晶体管 18 的栅电极。另外， 处于第一级的电极 SR(1) 连接到处于第二级的电路 10 的端子 B， 和晶 体管 18 的源极电极和漏极电极中的一个。晶体管 18 的源极电极和漏极电极中的另外一个 连接到电源线 Vss。另外， 电源线 Vss 连接到处于电路 10 的每一级的端子 G， 甚至， 第一时 钟信号线 CLK1 连接处于电路 10 的每一个奇数级的端子 C， 第二时钟信号线 CLK2 连接到处 于每一个偶数级的端子 C。
     然后， 描述处于图 1A 显示的电路的第 k 级的电路 10 的连接。 连接到处于第 k 级的 电路 10 的端子 R 的电极 SR(k) 连接到处于第 (k+1) 级的电路 10 的端子 B 和处于第 (k-1) 级的电路 10 的端子 F。另外， 连接到处于第 k 级的电路 10 的端子 OUT 的输出端子 L(k) 连 接到处于第 (k+1) 级的电路 10 的端子 IN。这里， 如图 1A 所示， 处于第一级或者第 n 级的电 路 10 的连接可以与处于另一级的电路 10 的连接不同。例如， 处于第 n 级的电极 SR(n) 连 接到电极 SR(n-1)。
     这里， 在实施例模式中， 电路 10 的数量 n 是奇数 ； 然而， 在本发明中， n 可以是偶 数。 另外， 在本实施例模式中， 第一时钟信号线 CLK1 连接到处于奇数级的电路 10 的端子 C， 第二时钟信号线 CLK2 连接到处于偶数级的电路 10 的端子 C。做为选择， 在本发明中， 可以 倒置 CLK1 和 CLK2 的连接， 具体地说， 第一时钟信号线 CLK1 连接到处于偶数级的电路 10 的 端子 C， 第二时钟信号线 CLK2 连接到处于奇数级的电路 10 的端子 C。另外， 在本发明中， 时 钟信号线的数目不局限于二， 它可以是两个或更多。 在此情况下， 优选输入到时钟信号线的 信号种类的数目 ( 相位的数量 ) 与时钟信号线的数目相同。例如， 优选在使用三个时钟信 号线的情形下， 输入到电路 10 的时钟信号的种类的数目 ( 三个相位 ) 是三个。
     然后， 参照图 1C 描述图 1A 和 1B 显示的电路的运行。图 1C 是说明输入到图 1A 和 1B 显示的电路的信号、 内电极、 和输出信号的波形。纵轴指示信号的电位， 输入信号和输出 信号可以是具有高电平 ( 也称为 H 电平或者 Vdd 电平 ) 或者低电平 ( 也称为 L 电平或者 Vss 电平 ) 的电位的数字信号。横轴指示时间。在本实施例模式中， 给出根据时间 T0 重复 地输入输入信号的描述。注意本发明不局限于此， 并包含多样地改变输入信号以获得期望 的输出信号。
     另外， 在本实施例模式中， 如将描述输出信号 ( 扫描 )， 顺序地选择挑选的 ( 扫描 ) 输出端子 L(1) 至 OUT(n) 的运行。该操作广泛地应用于， 例如， 有源矩阵显示器件、 控制用 于选择像素的开关的导通 / 截止的外围驱动器。注意， 在本实施例模式中， 图 1C 中输入到 启动脉冲端子 SP 的信号、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 一起称为输入信 号。另外， 电源线 Vss 的电位假设为几乎等于输入信号的 L 电平的电位。然而， 本发明中电 源线 Vss 的电位不局限于此。
     然后， 参照图 35A 至 35F 概括地描述图 1A 至 1C 显示的电路的操作。 。图 35A 至 35F 说明按时间顺序图 B 的电路的操作。图 35A 至 35F 中用虚线指示的晶体管处于截止态， 用实线指示的晶体管处于通电状态。另外， 图中的箭头指示在该点操作中的电流方向。另 外， 在该点图中的电极和端子的电位放在 <> 中。注意， 假定较低的电位是电源线 Vss 的电 位， 时钟信号的电位表示为 ， 或者表示为较高电位的 。 首先， 参照图 35A， 将说明通过前级取消当前级的复位操作的操作。 这里， 在说明书 中， 提高端子 R 的电位以开启内电压钳位晶体管 13 和输出电压钳位晶体管 17 的操作称为 复位操作。另一方面， 降低端子 R 的电位以关掉内电压钳位晶体管 13 和输出电压钳位晶体 管 17 的操作称为置位操作。在复位操作期间， 迫使端子 P 和端子 OUT 的电势在 。因 此， 为了操作电路 10， 首先需要置位操作。 通过在前级的端子 P 的电位上升时使用前级的置 位晶体管 16 使本级的端子 R 的电势处在 来实施置位操作。在图 35A 中， 晶体管 11， 12， 13， 15， 16， 和 17 全部处于截止态， 被认为是初始化态。
     然后， 参照图 35B， 描述脉冲输入操作。脉冲输入到端子 IN， 然后， 端子 IN 的电位 上升。端子 IN 的电位升到端子 P 的电位之上为晶体管 11 的阈值电压 ( 也称为 Vth11) 或 者更多， 因而， 晶体管 11 导通。因此， 端子 P 的电位也升到比端子 IN 的电位低 Vth11 的 。晶体管 11 和 16 导通， 然后， 端子 OUT 的电势变得等于端子 C 的电位 。另外， 端子 F 的电位变为 ； 因而， 下一级的端子 R 的电位在 。也就是说， 通过置位当前级的晶体管 16 对下一级进行置位操作。
     然后， 参照图 35C， 描述自举操作。提高端子 P 的电位的端子 IN 在任意时序回到 电位 。即使在端子 IN 的电位回到 时， 晶体管 11 为二极管连接并处于截止态。 因此， 晶体管 11 不影响端子 P 的电位。也就是说， 晶体管 11 根据端子 IN 的电位的提高而 提高端子 P 的电位， 但不需要降低它， 并用作用于输入的整流元件。
     在端子 P 的电位提高的情形下， 输入时钟信号并且端子 C 的电位变为 ， 电流 经传输晶体管 12 从端子 C 向端子 OUT 流动， 并且端子 OUT 的电位也上升。此时， 由于端子 P 和端子 OUT 通过电容器元件 14 连接， 因此端子 P 的电位也根据端子 OUT 的电位的提高而 提高。端子 P 的电位上升的值依赖寄生电容元件的电容值， 而不是连接端子 P 的电容器元 件 14。只要电位在 或者更高， 就存在操作的问题， 端子 OUT 的电势上升到
     ， 等于时钟信号的电势。因此， 在图中， 此时端子 P 的电位表示为 ， 指得是 的电位或者更高。
     然后， 参照图 35D， 描述通过当前级复位前级的操作。 如图 35C 所示， 当端子 OUT 的 电位增加到 时， 晶体管 15 导通， 因此端子 B 的电势上升。由于当端子 B 的电位从端 子 OUT 的电位降低了一个晶体管 15 的阈值电压 ( 也称为 Vth15) 时晶体管 15 关闭， 端子 B 的电位停止上升， 端子 B 的电位在 。于是， 由于前级的端子 R 的电位上升到 ， 复位前级， 并且前级的端子 P 和端子 OUT 的电位固定在 ； 因而， 脉冲 没有输入到当前级的端子 IN。
     然后， 参照图 35E， 描述回到 Vss 的时钟信号的操作。当时钟信号的电位回到 ， 并且端子 C 的电位回到 时， 传输晶体管 12 处于通电状态。因此， 电流经传输 晶体管 12 从端子 OUT 流向端子 C ； 因而， 端子 OUT 的电位也回到 。因此， 端子 P 的电 位也回到 。 另外， 由于晶体管 15 处于截止态， 所以即使当端子 OUT 的电位回 到 时端子 B 的电位仍保持在 。换句话说， 晶体管 15 根据端子 OUT 的 电位提高了端子 B 的电位， 但不需要降低它， 并用做用于复位的整流元件。
     然后， 参照图 35F， 描述通过下一级复位当前级的操作。当当前级的端子 OUT 的电 位的上升被送到下级的端子时， 下级的端子 OUT 的电位上升， 并且下级的晶体管 15 导通。 从 而下级的端子 B 的电位上升， 并且当前级的端子 R 的电位上升到 。因此， 复 位当前级。因此， 当前级的内电压钳位晶体管 13 和输出电压箝位晶体管 17 导通， 并且端子 P 和端子 OUT 的每一个固定在 的电位。因而， 通过下级的操作复位当前级， 并从而关 闭传输晶体管 12。因此， 端子 OUT 和端子 C 之间的电连接中断。
     当端子 R 的电位由于连接到端子 R 的晶体管元件的漏电流而降低， 并因此内电压 钳位晶体管 13 和输出电压箝位晶体管 17 自然地关闭时， 或者当前级的置位晶体管 16 导 通， 并因此端子 R 的电位变成 ， 使得内电压钳位晶体管 13 和输出电压箝位晶体管 17 被迫关闭 ( 见图 35A) 时， 中断结束。在本说明书中， 从图 35F 显示的状态到图 35A 显示的 状态的周期称为非选择周期。在非选择周期中将端子 P 和端子 OUT 的电位稳固并固定在 是重要的。换句话说， 保持具有连接端子 R 的栅电极的晶体管的导通状态是重要的。
     注意本发明的移位寄存器电路中的单级电路包含输出电压箝位晶体管， 以便当传 输晶体管处于截止态时， 阻止输出端子处于浮置态， 从而确定与电源线的电连接。因此， 如 何实施端子 R 的复位操作或者置位操作不局限于上述实例。图 36A 和 36C 显示的配置可以 用于单级电路。
     图 36A 显示的电路 310 包含端子 IN， OUT， R， G， 和 C、 端子 P、 和晶体管 311， 312， 313， 和 317。晶体管 311 的栅电极连接到端子 IN， 晶体管 311 的源极电极和漏极电极中的 一个连接到端子 IN， 晶体管 311 的源极电极和漏极电极中的另外一个连接到端子 P。晶体 管 312 的栅电极连接到端子 P， 晶体管 312 的源极电极和漏极电极中的一个连接到端子 C， 晶体管 312 的源极电极和漏极电极中的另外一个连接到端子 OUT。
     晶体管 313 的栅电极连接到端子 R， 晶体管 313 的源极电极和漏极电极中的一个 连接到端子 G， 晶体管 313 的源极电极和漏极电极在的另外一个连接到端子 P。晶体管 317 的栅电极连接到端子 R， 晶体管 317 的源极电极和漏极电极中的一个连接到端子 G， 晶体管 317 的源极电极和漏极电极中的另外一个连接到端子 OUT。注意晶体管 311 可以用作用于输入的整流元件 ( 第一整流元件 )。
     另外， 晶体管 312 可以用作传输晶体管 ( 第一晶体管 )。晶体管 317 可以用作输出 电压钳位晶体管 ( 第二晶体管 )。晶体管 313 用作内电压钳位晶体管 ( 第三晶体管 )。
     这里， 参照图 36B 描述图 36A 显示的电路的操作。图 36B 是图 36A 显示的每一个 端子的电位的改变的时间图。 对时钟信号输入到端子 C， 用于提高端子 P 的电位的脉冲输入 到端子 IN， 端子 G 被固定到 L 电平， 和用于降低端子 P 的电位的脉冲输入到端子 R 的情形进 行描述。
     当端子 R 的电位是低， 并且脉冲随着处于导通状态的内电压钳位晶体管和输出电 压箝位晶体管输入到端子 IN 时， 端子 P 的电位通过用于输入的整流元件上升， 所以传输晶 体管导通。然后， 当提高端子 C 的电位时， 传输晶体管自举， 并且端子 C 的电位被送到端子 OUT。然后， 当端子 R 的电位上升时， 内电压钳位晶体管和输出电压箝位晶体管导通， 所以端 子 P 和端子 OUT 被固定到 L 电平。然而， 输入到本发明的电路 310 的信号的信号波形不局 限于这些。
     如此， 在本发明的电路 310 中， 输入到端子 C 的信号仅仅在其中端子 R 的电位是低 的周期期间被送到端子 OUT。另外， 在端子 R 的电位是高的周期中， 端子 P 和端子 OUT 可以 被固定到 L 电平。
     图 36C 显示的电路 320 包含端子 IN， OUT， R， G， 和 C、 端子 P 和 Q、 和晶体管 321， 322， 323， 和 327a、 反相器 327b、 和电容器元件 324。注意电容器元件 324 不必要像图 36A 一 样地连接。晶体管 321 的栅电极连接到端子 IN， 晶体管 321 的源极电极和漏极电极中的一 个连接到端子 IN， 晶体管 321 的源极电极和漏极电极中的另外一个连接到端子 P。
     晶体管 322 的栅电极连接到端子 P， 晶体管 322 的源极电极和漏极电极中的一个连 接到端子 C， 晶体管 322 的源极电极和漏极电极中的另外一个连接到端子 OUT。晶体管 323 的栅电极连接到端子 R， 晶体管 323 的源极电极和漏极电极的一个连接到端子 G， 晶体管 323 的源极电极和漏极电极的另外一个连接到端子 P。电容器元件 324 的一个电极连接到端子 P， 电容器元件 324 的另外一个电极连接到端子 OUT。晶体管 327a 的栅电极连接到端子 Q， 晶体管 327a 的源极电极和漏极电极的一个连接到端子 G， 晶体管 327a 的源极电极和漏极电 极的另外一个连接到端子 OUT。
     反相器 327b 的输入电极连接到端子 P， 反相器 327b 的输出电极连接到端子 Q。注 意晶体管 321 可以用作用于输入的整流元件 ( 第一整流元件 )。另外， 晶体管 322 可以用作 传输晶体管 ( 第一晶体管 )。更进一步， 晶体管 327a 可以用作输出电压钳位晶体管 ( 第二 晶体管 )。而且， 晶体管 323 用作内电压钳位晶体管 ( 第三晶体管 )。
     这里， 参照图 36D 说明图 36C 显示的电路的操作。图 36D 是图 36C 显示的每一个 端子的电位的变化的时间图。 给出对时钟信号输入到端子 C， 用于提高端子 P 的电位的脉冲 输入到端子 IN， 端子 G 被固定到 L 电平， 和用于降低端子 P 的电位的脉冲输入到端子 R 的情 形的说明。
     当端子 R 的电位是低， 并且内电压箝位晶体管在截止态时， 如果脉冲输入到端子 IN， 端子 P 的电位就通过用于输入的整流元件被提高， 并从而导通传输晶体管。此时， 由于 倒置端子 P 的电位， 所以端子 Q 转换为 L 电平。因此， 输出电压箝位晶体管处于截止态。然 后， 当提高端子 C 的电位时， 传输晶体管自举， 并且端子 C 的电位被送到端子 OUT。另外， 当端子 R 的电位提高时， 内电压钳位晶体管导通。因而， 端子 P 被固定到 L 电平。因此， 当端 子 Q 的电位变成 H 电平， 因而， 输出电压箝位晶体管导通， 并且端子 OUT 被固定到 L 电平。 如 此， 在本发明的电路 320 中， 输入到端子 C 的信号仅仅在其中端子 R 的电位是低的周期期间 被送到端子 OUT。另外， 在端子 R 的电位是高的周期中， 端子 P 和端子 OUT 可以被固定到 L 电平。然而， 输入到本发明的电路 320 的信号波形不局限于这些。
     然后， 参照图 1A 至 1C， 描述在时间 T0 输入到启动脉冲端子 SP 的启动脉冲。启动 脉冲的脉冲宽度是任意的。假定输入到第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的信 号的周期是 Tc， 脉冲宽度优选 Tc/2 或者更大和 Tc 或者更小。 因而， 可以充分地提高通过二 极管接法晶体管 11 连接到启动脉冲端子 SP 的端子 P(1) 的电位。另外， 当端子 P 的电位由 于电路 10 的晶体管 13 的导通状态而降低时， 可以抑制功耗， 因为没有顺序经端子 IN、 晶体 管 11、 端子 P、 晶体管 13、 和端子 G 的稳定电流的路径。
     然后， 描述输入到第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的信号。优选在 一个时间段中处于 H 电平的第一时钟信号和第二时钟信号的百分比 ( 占空比 ) 小于 50％。 另外， 更优选在一个信号处于 H 电平的周期的中间和另外一个信号处于 L 电平的周期的中 间之间的差异在该时间段的 10％的范围之内。因而， 输出信号与具有单频率的脉冲信号相 似。另外， 防止邻近输出端子的 H 电平暂时重叠。这是有利的， 由于当在本实施例模式中使 用移位寄存器电路作为用于控制用于在有源矩阵显示器件中选择像素的开关的导通 / 截 止的外围驱动器电路时可以防止同时选中多行。 给出对当在第一级电路中在时间 T0 以端子 P(1) 的初始电势输入启动脉冲时端子 P(1) 的电势处于 L 电平并且端子 IN 的电势从 L 电平变化到 H 电平的描述。这里， 端子 R 处于 L 电平， 晶体管 13 处于截止态。因此， 晶体管 11 导通， 并且端子 P(1) 的电位上升。然 后， 当端子 P(1) 的电位上升到启动脉冲的 H 电平电势减去晶体管 11 的阈值电压时， 晶体管 11 截止。因而， 停止提高端子 P(1) 的电位。当端子 P(1) 的电位一旦上升时， 即使之后端 子 IN 的电位下降并回到 L 电平， 晶体管 11 保持截止。因此， 端子 P(1) 的电位没有降低而 是浮置。
     于是， 在提高端子 P(1) 的电位的的状态下， 由于端子 C 的电位是 L 电平， 所以晶体 管 12 导通。因此， L 电平输出到端子 OUT。然后， 端子 C 的电位上升， 端子 OUT 的电位也上 升。另外， 由于端子 P(1) 浮置， 随着端子 OUT 的电位通过电容器元件 14 上升时， 端子 P(1) 的电位也上升。因而， 由于晶体管 12 的自举操作， 端子 C 的电位的变化被送到端子 OUT 而 没有衰减。
     如此， 在晶体管 13 在截止态并且端子 P(1) 还浮置在高电位的周期中， 端子 C 的电 位的变化按照原样被送到端子 OUT。 因此， 在时钟信号没有按照原样输出到输出端子的情形 中， 晶体管 13 通过提高端子 R 的电位在某一个时间导通 ； 因而， 端子 P(1) 的电位变成 L 电 平。然后， 晶体管 12 截止， 从而端子 C 的电位没有按照原样被送到端子 OUT。
     端子 OUT 通过输出端子 L(1) 连接到第二阶段的电路 10 的端子 IN。具体地说， 处 于第一级的电路 10 的输出用作启动脉冲 ； 因而， 处于第二级的电路 10 以第一级的上述电路 10 的相同方式操作。
     然后， 描述复位操作的时序。 执行复位操作的时序是任意的 ； 可以在时钟信号的一 个脉冲从端子 C 发送到端子 OUT 的点实施复位操作。具体地说， 在第 (k1) 级的端子 OUT 的
     电位升高的时间实施第 k 级的复位操作。 另外， 作为该情形的电路配置， 如图 1A 和 1B 所示， 优选使用其中第 (k+1) 级的端子 OUT 和端子 B 经二极管接法晶体管 15 连接， 并且第 (k+1) 级的端子 B 使用电极 SR(k) 连接到第 k 级的端子 R。
     当使用该配置时， 时钟信号被送到第 k 级的电路 10 的端子 OUT， 当时钟信号输入 到第 (k1) 级的电路 10 的端子 IN 时， 具有不同于第 k 级的电路 10 的输出信号的相位的时 钟信号输出到第 (k+1) 级的电路 10 的端子 OUT。于是， 第 (k+1) 级的电路 10 的端子 B 的 电位在与第 (k+1) 级的电路 10 的端子 OUT 的电位上升的相同时间上升。具体地说， 第k级 的电路 10 的端子 R 的电势在与第 (k+1) 级的电路 10 的端子 OUT 的电位上升的相同时间上 升， 从而复位第 k 级电路 10。当第 (k+1) 级的电路 10 的端子 OUT 的电位上升时， 由于在发 送时钟信号的脉冲之后第 k 级的电路 10 输出 L 电平， 输出端子的脉冲是一个。如此， 本实 施例模式的移位寄存器的输出端子处于 H 电平， 顺序地形成 OUT(1) ； 因此， 移位寄存器可以 用于外围驱动器电路， 该外围驱动器电路用于控制用于在有源矩阵显示器件中选择像素的 开关的导通 / 截止。
     注意， 本发明的复位操作的时序不限制于此， 可以在任何时间实施复位操作。例 如， 当在当前级之后两级的输出端子的电位上升时， 或者当在当前级之后多于三级的输出 端子的电位上升时， 可以实施复位操作。 此时， 由于限定用于复位操作的时序的信号线远离 当前级， 所以引导电极 SR 的距离变长， 以便与电极 SR 有关的寄生电容的值变大。这对保持 电极 SR 的电位有利。 可以通过如图 1A 所示连接电极 SR(n) 和电极 SR(n-1) 的末级输出导致末级的复 位操作。因而， 可以实施端子 P(n) 和输出端子 L(n) 的复位 ( 返回到电源线 Vss 的电位的 操作 )。另外， 公共定时脉冲可以另外地输入到用于复位操作的全部级。做为选择， 启动脉 冲可以用作公共定时脉冲。
     然后， 除了其中第 k 级的输出端子 L(k) 经导通状态的晶体管 12 传导到时钟信号 线的周期之外的周期 ( 其中在图 1C 中端子 P(k) 的电位处于 L 电平的周期 )。在电路 10 的 第 (k+1) 级中， 当端子 OUT 的电位上升时， 由于二极管接法晶体管 15 处于导通状态， 端子 B 的电位上升到 H 电平减去晶体管 15 的阈值电压的电势。然而， 当端子 OUT 的电位下降时， 晶体管 15 截止 ； 因而， 端子 B 的电位不下降。因而， 电极 SR(k) 的电位由于第 (k+1) 级的端 子 OUT 的电位上升而上升， 但不下降。因此， 在第 k 级的复位操作之后端子 R 的电位保持在 H 电平， 因此晶体管 13 和 17 保持导通。因而， 端子 P(k) 的电位和端子 OUT 的电位固定在 L 电平。
     如果在复位操作之后复位的端子 R 的电位没有保持在 H 电平， 晶体管 13 和 17 截 止； 因此， 端子 P(k) 和端子 OUT 浮置。由于端子 P(k) 经晶体管 12 的栅极电容器连接到第 一时钟信号线和第二时钟信号线中的一个， 如果端子 P(k) 浮置， 端子 P(k) 的电位容易改 变。另外， 由于端子 OUT 经电容器元件 14 电容性地耦合到端子 P(k)， 如果当端子 OUT 浮置 时改变端子 P(k) 的电位， 端子 OUT 的电位也改变。另外， 甚至通过时钟信号线的寄生电容 改变输出端子 L(k) 的电位。输出端子 L(k) 的电位的变化引起移位寄存器电路的不稳定和 故障 ； 因此， 为了固定端子 P 和端子 OUT 的电位， 保持端子 R 的电位在 H 电平很重要。
     注意， 端子 R 的电位保持在 H 电平用于固定端子 P 和端子 OUT 的电位的周期优选 是启动脉冲周期的至少一半。
     注意由于在复位操作之后电极 SR 和端子 R 的电位保持在 H 电平， 不需要连接电容 元件。内电压钳位晶体管 13 和输出电压箝位晶体管 17 的栅电极的平均面积大于传输晶体 管 12 的面积 ； 因而， 在复位操作之后， 电极 SR 和端子 R 的电位可以保持在 H 电平。另外， 从 第 k 级的端子 R 引导电极 SR 的长度比第 k 级的电路 10 和第 (k+1) 级的电路 10 之间的节 距长， 以便提高与电极 SR 有关的寄生电容的值， 从而保持电极 SR 和端子 R 的电位。自然， 可以通过在电极 SR 和电源线 Vss 或者启动脉冲端子 SP 之间连接电容元件来保持电极 SR 和端子 R 的电位。
     如上所述， 在用于移位寄存器电路稳定运行的复位操作之后将端子 R 和电极 SR 的 电位保持在 H 电平是非常重要的。然而， 在操作一次移位寄存器电路之后的情形下， 再次输 入启动脉冲， 然后不再次操作第 k 级的电路 10， 除非晶体管 13 和 17 在截止态。因此， 在处 于第 k 级操作的电路 10 之前， 端子 R 和电极 SR(k) 的电位返回到 L 电平。在说明书中， 该 操作称为 “置位操作” 。执行置位操作的时序是任意的。可以在第 (k-1) 级的端子 P(k-1) 的电位上升的时序执行第 k 级的置位操作。作为该情形的电路配置， 如图 1A 和 1B， 优选使 用其中栅电极连接到端子 P(k-1)、 源极电极和漏极电极的一个连接到端子 G、 和源极电极 和漏极电极的另外一个连接到端子 F 的晶体管 16 来连接端子 F 和电极 SR(k)。
     在使用该配置的情况下， 由于在脉冲输入到第 k 级的端子 IN 之前， 处于第 (k-1) 级的端子 P(k-1) 的电位上升， 所以第 (k-1) 级的晶体管 16 在该时刻导通。因而， 端子 F 的 电位变成 L 电平。因此， 第 k 级的端子 R 从保持的 H 电平变化为 L 电平， 因而， 晶体管 13 和 17 截止。然后， 第 (k-1) 级的输出被输入到第 k 级的端子 IN。因而， 开始第 k 级的电路 10 的操作。
     这里， 处于第 (k-1) 级的晶体管 16 的栅电极连接到处于第 (k-1) 级的端子 OUT 来 代替连接到第 (k-1) 级的端子 F。在这种情况下， 当第 (k-1) 级的输出被输入到第 k 级的端 子 IN 时， 执行第 k 级的置位操作。
     另外， 可以在端子 P(k-2) 和处于第 (k-2) 级的端子 OUT 的电位上升的时刻执行第 k 级的置位操作。做为选择， 可以在端子 P(k-2) 和第 (k-2) 之前的一级的端子 OUT 的电位 上升的时刻执行置位操作。在通过电极 SR 与其它级连接的情况中， 使从处于第 k 级的端子 R 开始引导电极 SR 的长度比处于第 k 级的电路 10 和处于第 (k+1) 级的电路 10 之间的节距 长； 从而， 可以使与电极 SR 有关的寄生电容值变大。因而确保电极 SR 和端子 R 的电位被保 持是有利的。
     公共定时脉冲可以另外地输入到所有级以执行置位操作。做为选择， 启动脉冲可 以用作公共定时脉冲。处于第一级的电极 SR(1) 可以连接到晶体管 18 的源极和漏极电极 的一个来代替连接到处于前级的端子 F。因而， 当输入启动脉冲时执行第一级的置位操作。
     在下面描述在该实施例模式中的移位寄存器的另一个电路配置， 其中在非选择周 期期间固定输出端子的电位， 降低由于时钟信号和噪音引起的故障。图 2A 至 2C 说明根据 本发明的具有不同的电路配置的移位寄存器的实例。图 2A 说明本发明的整体移位寄存器 的电路配置。图 2B 说明相当于本发明的单级电路的电路 20 的配置实例。图 2C 说明使用 图 2B 显示的电路 20 的整体移位寄存器的另一个电路配置。
     图 2A 显示的电路具有启动脉冲端子 SP、 第一时钟信号线 CLK1、 第二时钟信号线 CLK2、 电源线 Vss、 晶体管 28、 和 n 块电路 20(n 是大于或等于二的整数 )、 和对应于电路 20提供的输出端子 K(k)(k 是从 1 到 n 的整数 ( 包括 n))。
     图 2B 显示的电路 20 具有端子 IN， OUT， G， R， F， B， C， 和 V、 晶体管 21， 22， 23， 25， 26， 27a， 27b， 和 27c、 电容元件 24、 和端子 P。这里， 可以用具有整流特性的另一个元件替换 晶体管 21， 其用作用于输入的整流元件 ( 第一整流元件 )。另外， 晶体管 25 是具有整流特 性的另一个元件， 其用作用于复位的整流元件 ( 也称为第二整流元件 )。 另外， 晶体管 22 用 作传输晶体管 ( 也称为第一晶体管 )。晶体管 23 用作内电压钳位晶体管 ( 也称为第三晶体 管 )。晶体管 27a 用作输出电压钳位晶体管 ( 也称为第二晶体管 )。更进一步， 晶体管 26 用作置位晶体管 ( 也称为第四晶体管 )。
     注意处于第 k 级的电路 20 的端子 P 也称为端子 P(k)。另外， 实施例模式指定电容 器元件 24 ； 然而， 也可以通过形成在晶体管 22 的栅电极和漏极电极 ( 或者源极电极 ) 之间 的寄生电容实现电容元件 24 的功能。 因此， 本发明不仅包含作为电气元件形成电容元件 24 的情形， 而且包括电容元件 24 是与晶体管 22 有关的寄生电容元件的情形。图 2C 显示的显 示电路具有其中电源线 Vdd 加到图 2A 显示的电路的配置。
     图 2B 显示的电路 20 的晶体管 21 的栅电极连接到端子 IN， 晶体管 21 的源极电极 和漏极电极的一个连接到端子 IN， 晶体管 21 的源极电极和漏极电极的另外一个连接到端 子 P。晶体管 22 的栅电极连接到端子 P， 晶体管 22 的源极电极和漏极电极的一个连接到端 子 C， 晶体管 22 的源极电极和漏极电极的另外一个连接到端子 OUT。
     另外， 晶体管 23 的栅电极连接到端子 R， 晶体管 23 的源极电极和漏极电极的一个 连接到端子 G， 晶体管 23 的源极电极和漏极电极的另外一个连接到端子 P。另外， 电容元件 24 的一个电极连接到端子 P， 电容元件 24 的另外一个电极连接到到端子 OUT。
     晶体管 25 的栅电极连接到端子 OUT， 晶体管 25 的源极电极和漏极电极的一个连接 到端子 OUT， 晶体管 25 的源极电极和漏极电极的另外一个连接到端子 B。 另外， 晶体管 26 的 栅电极连接到端子 P， 晶体管 26 的源极电极和漏极电极的一个连接到端子 G， 晶体管 26 的 源极电极和漏极电极的另外一个连接到端子 F。
     另外， 晶体管 27a 的栅电极连接到端子 Q， 晶体管 27a 的源极电极和漏极电极的一 个连接到端子 G， 晶体管 27a 的源极电极和漏极电极的另外一个连接到端子 OUT。晶体管 27b 的栅电极连接到端子 P， 晶体管 27b 的源极电极和漏极电极的一个连接到端子 G， 晶体管 27b 的源极电极和漏极电极的另外一个连接到端子 Q。晶体管 27c 的栅电极连接到端子 V， 晶体管 27c 的源极电极和漏极电极的一个连接到端子 V， 晶体管 27c 的源极电极和漏极电极 的另外一个连接到端子 Q。
     然后， 描述在图 2A 显示的电路中第 k 级的电路 20 的连接。图 2A 显示的电路具有 与图 1A 显示的电路相同的配置， 除端子 V 外。因而， 不会重复相同的描述。端子 V 可以连 接到与图 2A 显示的端子 C 连接到的时钟信号线不同的时钟信号线。尽管未显示， 但端子 V 可以连接到端子 C 连接到的时钟信号线。
     图 2C 显示其中将用于连接端子 V 的电源线 Vdd 加到图 2A 显示的电路的电路。如 图 2C 所示， 连接所有级的端子 V 和电源线 Vdd。施加于电源线 Vdd 的电势可以是任何电位， 只要电位比 L 电平高出晶体管 27a 和 27c 的阈值电压和或者更多即可。
     然后， 图 2A， 2B， 和 2C 显示的电路的输入信号和输出信号与图 1C 的相同。图 2A 至 2C 显示的电路与图 1A 至 1C 显示的电路的不同点在于通过晶体管 27a， 27b， 和 27c 实现用于将端子 OUT 的电位固定到 L 电平的图 1B 中的晶体管 17 的功能。具体地说， 传输晶体管 22 的栅电极和输出电压箝位晶体管 27a 的栅电极通过用于输出反相信号的电路彼此连接。
     在图 2B 的电路中， 当电路不运行并且通过晶体管 23 将端子 P 的电位固定在 L 电 平时， 晶体管 27b 处于截止态。这里， 由于电极 Q 的电位处于 H 电平， 所以晶体管 27a 处于 导通状态。具体地说， 当端子 P 固定在 L 电平时， 端子 OUT 也固定在 L 电平， 从而降低由于 与时钟信号线的电容耦合引起的输出端子的故障。
     在电路 20 运行的情形中， 由于脉冲输入到端子 IN， 并且点 P 的电位上升， 所以晶体 管 27b 导通。因而， 电极 Q 的电位接近 L 电平， 从而晶体管 27a 截止。具体地说， 当端子 P 的电位上升并且端子 OUT 导电到端子 C 时， 晶体管 27a 截止。因而， 电路 20 可以实现与图 1A 至 1C 显示的电路 10 相似的操作。
     注意根据本实施例模式， 端子 OUT 固定在低电平的周期较长是本发明的移位寄存 器的优点。换句话说， 由于端子 OUT 较长时间地固定在低电平， 因此降低由于另一个信号线 的操作或者来自外部的噪音引起的端子 OUT 的故障 ； 因而， 操作中的稳定性较高。另外， 至 于本发明的移位寄存器， 输入到连接端子 OUT 的晶体管的信号的开关频率较低 ； 因而， 由于 信号的馈通几乎不改变端子 OUT 的电位， 可以实现运行的高稳定性。
     实施例模式 2
     在实施例模式中， 描述本发明的移位寄存器电路的末级的复位运行和全部级的复 位运行。
     在实施例模式 1 描述的电路配置中， 在下一级运行的时刻实施当前级的复位运 行。 这里， 由于在最后级的移位寄存器电路之后再没有级， 因此没有限定复位运行的定时的 脉冲输入到最后级。因此， 通过复位运行， 电极 SR(n) 的电位不会在 H 电平。因此， 时钟信 号不断地输出到末级的端子 OUT。
     考虑到这一点， 在实施例模式 1 中， 电极 SR(n) 连接如图 1A， 图 2A， 和图 2C 所示的 电极 SR(n-1)。因而， 通过用最后级本身的端子 OUT 的输出使电极 SR(n) 在 H 电平来执行复 位运行。因此， 可以防止时钟信号线的电位不断地输出到最后级的输出端子 L(n)。在这种 情况下， 末级的输出的脉冲宽度小于时钟信号的输出的脉冲宽度。 这里， 在其中时钟信号不 断地输出到末级的电路配置， 并且除前一级的复位运行外不积极地使用末级的输出的情况 下， 耗费剩余功率用于对连接到末级的输出端子的寄生电容元件充电或者放电。
     本实施例模式描述的配置与实施例模式 1 显示的配置不同， 其中末级可以作为移 位寄存器运行。图 3A， 3B， 和 3C 每一个说明其中用于末级的复位运行的晶体管 29 加到图 1A， 图 2A， 和图 2C 显示的每一个配置的配置。晶体管 29 的栅电极连接到启动脉冲端子 SP， 晶体管 29 的源极电极和漏极电极的一个连接到启动脉冲端子 SP， 晶体管 29 的源极电极和 漏极电极的另外一个连接到电极 SR(n)。
     另外， 如图 3A 至 3C 所示， 在晶体管 29 用于末级的复位操作的情形中， 不需要通过 末级本身执行末级的复位运行， 可以在输入启动脉冲的时刻执行复位运行 ； 因此， 不需要连 接电极 SR(n) 和电极 SR(n-1)。
     图 4 是用于说明图 3A 至 3C 显示的电路的操作的时间图。与图 1C 的不同点在于 由于在输入启动脉冲的时刻 ( 时间 T0) 执行末级的端子 P(n) 的复位操作， 因此末级的输出 端子 L(n) 也作为移位寄存器电路工作。这里， 在图 4 的时间图中， 当输入启动脉冲的周期是 T 时， 在周期 T 期间输入的时钟信号的脉冲的总数优选大于移位寄存器电路的级的数量 n。因而， 可以在周期 T 的期间安全地运行末级的复位操作。
     然后， 参照 5A 至 5C 和图 6， 描述其中加入用于复位操作的信号线的本发明的移位 寄存器电路。
     图 5A， 5B， 和 5C 每一个说明其中用于复位操作的信号线 RES 和连接信号线 RES 的 晶体管 RE(k)(k 是从 1 至 n 的整数 ( 包括 n)) 加到图 1A， 图 2A， 和图 2C 显示的每一个配 置的配置。晶体管 RE(k) 的栅电极连接到信号线 RES， 晶体管 RE(k) 的源极电极和漏极电 极的一个连接到信号线 RES， 晶体管 RE(k) 的源极电极和漏极电极的另外一个连接到电极 SR(k)。
     图 5 和图 6 说明移位寄存器电路， 其中晶体管 RE(k) 另外连接到每一级， 从而可以 在任意的时刻复位全部级， 其可以在运行末级之前返回到起始状态。 然而， 本发明不局限于 此， 晶体管 RE(k) 的数目是任意的。例如， 仅仅在末级提供晶体管 RE， 仅仅在奇数级上或者 仅仅在偶数级上提供晶体管 RE， 或者仅仅在上半级或者仅仅在下半级上提供晶体管 RE。在 减少晶体管 RE 的数目上有优势， 因此电路规模变小 ； 从而减少在衬底上电路所占据的百分 比。另外， 当减少晶体管 RE 的数目时可以减少驱动信号线 RES 的负载和减少功率消耗， 这 是有利的。
     这里， 参照图 6， 描述其中增加用于复位操作的信号线的本发明的移位寄存器电路 的操作。图 6 是在脉冲输入到信号线 RES 以复位全部级的时间 Tr 的输入信号、 端子 P、 和输 出端子 L 的电位变化的时间图。当在时间 T0 输入启动脉冲时， 执行与图 1C 相同的操作直 到脉冲输入到信号线 RES。然而， 当在时间 Tr 脉冲输入到信号线 RES 时， 全部级的电极 SR 的电位在 H 电平 ； 因而， 输出端子 L 和端子 P 固定在 L 电平。这里， 用于将电极 SR 的电位变 化为 L 电平的晶体管 16 或者 26 截止， 因为端子 P 的电位变成 L 电平。因此， 不会形成当脉 冲输入到信号线 RES 时电流经其从信号线 RES 流到电源线 Vss 的路径。
     因而， 至于在图 5A 至 5C 中本发明的移位寄存器电路， 在每一个移位寄存器电路中 加入用于复位操作的信号线， 可以在任意的时序复位全部级， 其可以在运行末级之前返回 到起始状态。 在使用移位寄存器电路作为显示器件的驱动电路情况下， 例如， 使用仅仅布置 在一部分显示区中的像素， 通过停止移位寄存器电路的操作不使用将要不使用的区域的像 素是有利的， 这导致功耗减少的优点。
     另外， 当脉冲输入到信号线 RES 时， 充电浮置电极 SR， 以便可以防止由于漏电流引 起的电极 SR 的电位的降低。具体地说， 具有其栅电极连接到电极 SR 的晶体管可以容易地 保持在导通状态的优点。
     注意本实施例模式可以自由地同另一个实施例模式结合。
     实施例模式 3
     在栅电极和源极电极之间施加电压以使晶体管导通。这里， 如果电压连续地施加 于晶体管的栅电极， 由于杂质等因素电荷被俘获在源极电极或者漏极电极和栅电极之间的 能级区域中， 俘获的电荷形成内电场 ； 因而， 引起特性随时间的变化。 特别地， 引起阈值电压 的漂移变化 ( 阈移 )。 至于随时间变化， 不仅施加用于导通晶体管的极性电压而且还施加反 极性电压 ( 也称为反向偏置 )， 因而， 放电被俘获的电荷并降低变化度。在沟道层中使用非 晶硅的薄膜晶体管中， 阈移被显著地观察到， 其在源极电极或者漏极电极和栅电极之间的区域中具有缺陷级。因此， 本实施例模式的移位寄存器电路显著地优势在于在沟道层中使 用非晶硅的薄膜晶体管。然而， 本发明不局限于此。
     在本实施例模式中， 描述向形成本发明的移位寄存器电路的晶体管施加反向偏置 的操作。
     首先， 图 7A 至 7C 说明其中施加反向偏置以减少特性随时间变化的功能加到图 1A 至 1C 显示的电路的移位寄存器电路。图 7A 是本发明的移位寄存器电路的全图， 图 7B 说明 本发明的移位寄存器电路的电路 30 的一级， 图 7C 是本发明的移位寄存器电路的输入信号 和输出信号的时间图。
     图 7B 显示其中晶体管 39a 和 39b、 端子 N、 和电极 S 加到图 1B 显示的电路的电路。 另外， 晶体管 31， 32， 35， 36， 和 37 和电容器元件 34 分别对应于图 1B 中的晶体管 11， 12， 15， 16， 和 17 和电容元件 14， 连接与图 1B 相同。另外， 图 7B 中的晶体管 33 的栅电极连接到电 极 S， 晶体管 33 的源极电极和漏极电极的一个连接到端子 G， 晶体管 33 的源极电极和漏极 电极的另外一个连接到端子 P。
     另外， 晶体管 37 的栅电极连接到电极 S， 晶体管 37 的源极电极和漏极电极的一个 连接到端子 G， 晶体管 37 的源极电极和漏极电极的另外一个连接到端子 OUT。晶体管 39a 的栅电极连接到电极 S， 晶体管 39a 的源极电极和漏极电极的一个连接到电极 S， 晶体管 39a 的源极电极和漏极电极的另外一个连接到端子 N。另外， 晶体管 39b 的栅电极连接到端子 N， 晶体管 39b 的源极电极和漏极电极的一个连接到电极 S， 晶体管 39b 的源极电极和漏极电 极的另外一个连接到端子 R。
     图 7A 说明其中在每一级中连接电路 30 的端子 N 的信号线 RB 加到图 1A 显示的电 路。另外， 晶体管 38 对应于图 1A 中的晶体管 18， 连接相似。
     这里， 参照图 7C 描述图 7A 和 7B 显示的电路的操作。当脉冲在时间 T0 输入到启 动脉冲端子 SP 时， 运行移位寄存器电路， 并从输出端子 L(1) 顺序地输出输出信号。另外， 将输出信号输出到输出端子 L(n) 的周期称为正常运行周期。在正常运行周期期间， H 电平 的电位输入到信号线 RB。这里， 晶体管 39b 在导通状态， 晶体管 39a 在截止态。具体地说， 端子 R 和电极 S 处于导电状态， 端子 N 和电极 S 在非导电状态 ； 因而， 图 7B 的连接状态与图 1B 相似， 从而图 7A 至 7C 的移位寄存器电路以图 1A 至 1C 显示的同样的方式运行。
     然后， 如图 7C 所示， 在输出信号输出到图 7A 显示的移位寄存器电路的输出端子 L(n) 之后， 可以在时间 T1 和时间 T2 之间降低信号线 RB 的电位。该周期称为反向偏置应用 周期。因而， 图 7B 显示的晶体管 39b 截止， 晶体管 39a 导通。也就是说， 端子 R 和电极 S 之 间的电连接丧失， 端子 N 和电极 S 之间的电连接保持 ； 因而， 电极 S 的电位降低。然后， 当电 极 S 的电位超过电极 N 的电位一个晶体管 39a 的阈值电压时， 晶体管 39a 截止， 电极 S 的电 位的下降停止。这里， 信号线 RB 的电位可以比电源线 Vss 的电位低。当信号线 RB 的低电 位低于电源线 Vss 的电位时， 可以在反向偏置应用周期期间进一步降低电极 S 的电位。因 而， 与导通状态的情形是相反极性的电位可以施加于晶体管 33 和 37 的栅电极， 因而， 有利 于减少晶体管的阈移。
     这里， 晶体管 39b 是具有在正常运行周期期间在端子 R 和电极 S 之间提供电连接 的功能的晶体管， 并在反向偏置应用周期期间中断端子 R 和电极 S 之间的电连接。在不提 供晶体管 39b 和连续地建立端子 R 和电极 S 之间的导电连续性的情形下， 使电路规模更小，由于减少连接信号线 RB 的寄生电容值， 其导致功耗减少。
     另外， 当如图 7B 所示配置晶体管 39b 时， 通过信号线 RB 降低 N 的电位， 可以防止 在降低电极 S 的电位的同时降低端子 R 的电位。这里， 考虑在反向偏置应用周期期间在端 子 R 和电极 S 之间建立电连接的情形， 端子 R 的电位也随电极 S 的电位的降低而减少。端 子 R 通过电极 SR 连接到前面电路 30 的端子 F ； 因此， 当端子 R 的电位降到低于或者等于电 源线 Vss 的电位减去前一级中晶体管 36 的阈值电压的电势时， 前一级中的晶体管 36 导通 ； 因而， 恒定电流流经信号线 RB 和电源线 Vss。另外， 端子 R 还经电极 SR 连接到下一级的电 路 30 ； 因此， 当降低端子 R 的电位时， 下一级的晶体管 35 和 32 导通 ； 因而， 恒定电流被认为 是流经下一级的时钟信号线、 晶体管 32、 和晶体管 35、 和当前级的晶体管 39a 和信号线 RB。 因此， 在反向偏置应用周期期间， 中断端子 R 和电极 S 之间的电连接， 从而防止由于端子 R 的电位降低而形成的包含端子 R 的电流路径。因而， 在减少功耗的同时将足够的反向偏置 施加于晶体管 33 和 37。
     注意在本实施例模式中， 描述在反向偏置应用周期期间向晶体管 33 和 37 的栅电 极施加反向偏置的实例 ； 然而， 本发明不局限于此。 反向偏置可以施加于任何晶体管。 然而， 晶体管 33 和 37 在输出端子 L 应该输出 L 电平的大部分周期期间处于导通状态， 在大部分 时间处于导通状态的上述晶体管引起大的阈移。因此， 如图 7B 所示， 通过将晶体管 39a 和 39b 连接到晶体管 33 和 37 的栅电极， 和提供反向偏置应用周期来降低阈移， 其是有效和更 可取的。 首先， 图 8A 至 8C 说明其中施加反向偏置以减少特性随时间变化的功能加到图 2A 至 2C 显示的移位寄存器电路的电路。图 8A 是本发明的移位寄存器电路的全图， 图 8B 说明 本发明的移位寄存器电路的电路 40 的单级， 图 8C 是本发明的移位寄存器电路的另一个全 图。
     图 8B 显示其中晶体管 49a， 49b， 49c， 和 49d、 端子 N、 电极 S、 和电极 U 加到图 2B 显 示的电路的电路。另外， 晶体管 41， 42， 45， 46， 47b， 和 47c 和电容元件 44 分别对应于图 2B 中的晶体管 21， 22， 25， 26， 27b， 和 27c 和电容元件 24， 连接与图 2B 相同。另外， 图 8B 中的 晶体管 43 的栅电极连接到电极 S， 晶体管 43 的源极电极和漏极电极的一个连接到端子 G， 晶体管 43 的源极电极和漏极电极的另外一个连接到端子 P。
     另外， 晶体管 47a 的栅电极连接到电极 U， 晶体管 47a 的源极电极和漏极电极的一 个连接到端子 G， 晶体管 47a 的源极电极和漏极电极的另外一个连接到端子 OUT。晶体管 49a 的栅电极连接到电极 S， 晶体管 49a 的源极电极和漏极电极的一个连接到电极 S， 晶体管 49a 的源极电极和漏极电极的另外一个连接到端子 N。另外， 晶体管 49b 的栅电极连接到端 晶体管 49b 的源极电极和漏 子 N， 晶体管 49b 的源极电极和漏极电极的一个连接到电极 R， 极电极的另外一个连接到端子 S。晶体管 49c 的栅电极连接到端子 U， 晶体管 49c 的源极电 极和漏极电极的一个连接到电极 U， 晶体管 49c 的源极电极和漏极电极的另外一个连接到 端子 N。另外， 晶体管 49d 的栅电极连接到端子 N， 晶体管 49d 的源极电极和漏极电极的一 个连接到电极 Q， 晶体管 49d 的源极电极和漏极电极的另外一个连接到端子 U。
     这里， 图 8A 说明其中在每一级中连接电路 40 的端子 N 的信号线 RB 加到图 2A 显 示的电路的电路。另外， 晶体管 48 对应于图 2A 的晶体管 28， 连接相像。另外， 图 8C 说明其 中电源线 Vdd 加到图 8A 显示的电路的电路， 并且电源线 Vdd 连接到全部级的电路 40 的端
     子 V。 这里， 根据图 7C 显示的时间图运转图 8A， 8B， 和 8C 显示的电路。在根据图 7C 显 示的时序表运行图 8A， 8B， 和 8C 显示的电路的情况下， 在正常运行周期期间， H 电平的电位 输入到信号线 RB。这里， 晶体管 49b 和 49d 处于导通状态， 晶体管 49a 和 49c 处于截止态。 具体地说， 端子 R 和电极 S、 以及端子 Q 和电极 U 处于导电状态， 端子 N 和电极 S、 电极 N 和 电极 U 处于非导电状态 ； 因而， 图 8B 的连接状态与图 2B 相似， 从而以图 2A 至 2C 显示的相 同方式运行图 8A 至 8C 中的移位寄存器电路。
     然后， 在反向偏置应用周期期间， 在图 8B 显示的晶体管 49b 和 49d 截止， 晶体管 49a 和 49c 导通。也就是说， 端子 R 和电极 S、 端子 Q 和电极 U 处于非导电状态， 端子 N 和电 极 S、 和电极 N 和电极 U 处于导电状态 ； 因而， 电极 S 和电极 U 的电位下降。然后， 当电极 S 和电极 U 的电位超过电极 N 的电位一个晶体管 49a 和 49c 的阈值电压时， 晶体管 49a 和 49c 截止， 电极 S 和 U 的电位的下降停止。这里， 信号线 RB 的电位可以比电源线 Vss 的电位低。 当信号线 RB 的低电位低于电源线 Vss 的电位时， 可以在反向偏置应用周期期间进一步降低 电极 S 和电极 U 的电位。因而， 导通状态的情形的相反极性的电位可以施加于晶体管 43 和 47a 的栅电极， 因而， 有利于减少晶体管的阈移。
     这里， 晶体管 49b 和 49d 是具有在正常运行周期期间提供端子 R 和电极 S、 电极 Q 和电极 U 的导电状态， 和在反向偏置应用周期期间提供端子 R 和电极 S、 电极 Q 和电极 U 的 非导电状态的功能的晶体管。在不提供晶体管 49b 和 49d 和端子 R 和电极 S、 电极 Q 和电极 U 处于连续地导电状态的情形下， 使电路规模较小， 由于减少连接信号线 RB 的寄生电容值， 其导致功耗减少。
     另外， 当如图 8B 所示配置晶体管 49b 和 49d 时， 通过信号线 RB 降低端子 N 的电位， 可以防止在降低电极 S 和电极 U 的电位的同时降低端子 R 和电极 Q 的电位。
     这里， 考虑在反向偏置应用周期期间端子 R 和电极 S 处于导电状态的情形， 端子 R 的电位也随电极 S 的电位的降低而减少。端子 R 通过电极 SR 连接到前一电路 40 的端子 F ； 因此， 当端子 R 的电位降到低于或者等于电源线 Vss 的电位减去前一级中晶体管 46 的阈值 电压的电势时， 前一级的晶体管 46 导通 ； 因而， 恒定电流流经信号线 RB 和电源线 Vss。另 外， 端子 R 还通过电极 SR 连接到下一级的电路 40 的晶体管 45 ； 因此， 当端子 R 的电位降低 时， 下一级的晶体管 45 和 42 导通 ； 因而， 恒定电流被认为是流经下一级的时钟信号线、 晶体 管 42、 和晶体管 45、 和当前级的晶体管 49a 和信号线 RB。
     另外， 考虑端子 Q 和电极 U 在反向偏置应用周期期间处于导电状态的情形， 端子 Q 的电位也随电极 U 的电位的降低而减少。由于电极 Q 连接到晶体管 47b 和 47c 的源极电极 或者漏极电极， 所以当电极 Q 的电位降低时， 晶体管 47b 和 47c 处于导通状态， 以便恒定电 流从端子 G 和端子 V 流经电极 Q、 晶体管 49d、 电极 U、 晶体管 49c、 和端子 N。
     因此， 在反向偏置应用周期期间， 端子 R 和电极 S、 电极 Q 和电极 U 与晶体管 49b 和 49d 处于非导电状态， 从而防止由于端子 R 和电极 Q 的电位降低引起的包含端子 R 和电极 Q 的电流路径的形成。因而， 在减少功耗的同时可以将足够的反向偏置施加于晶体管 43 和 47a。注意可以提供晶体管 49b 和 49d， 可以仅仅提供他们中之一， 或者都不提供。
     注意在本实施例模式中， 描述在反向偏置应用周期期间向晶体管 43 和 47a 的栅电 极施加反向偏置的实例 ； 然而， 本发明不局限于此。反向偏置可以施加于任何晶体管。然
     而， 晶体管 43 和 47a 在输出端子 L 输出 L 电平的大部分周期期间处于导通状态， 在大部分时 间处于导通状态的上述晶体管引起大的阈移。因此， 如图 8B 所示， 通过将晶体管 49a， 49b， 49c， 和 49d 连接到晶体管 43 和 47a 的栅电极， 和提供反向偏置应用周期来降低阈移， 其是 有效和优选的。
     如上所述， 在本实施例模式中， 可以通过将用于施加反向偏置的晶体管 39a， 39b， 49a， 49b， 49c， 和 49d 连接到晶体管 33， 37， 43， 和 47a 的栅电极来降低晶体管 33， 37， 和 43， 43a 的阈移。 另外， 除本实施例模式显示的电路之外的任意的电路的任意的晶体管的栅电极 可以连接到图 9A 至 9D 显示的电路， 从而向晶体管施加反向偏置。由于图 9A 至 9D 显示的 电路， 除了晶体管的栅电极之外的电路中的任何电极的电位不变化 ； 因而， 在没有恒定电流 流动或者故障的情况下可以降低晶体管的阈移。
     图 9A 至 9D 显示的电路每一个具有信号端子 SIG、 偏置端子 BIAS、 目标端子 GATE、 截止晶体管 SIG-Tr、 和偏置晶体管 BIAS-Tr。这里， 图 9A 至 9D 和图 10A 至 10H 显示的每一 个电路的偏置晶体管 BIAS-Tr， 用作整流元件。
     在图 9A， 9B， 9C， 和 9D 显示的电路中， 截止晶体管 SIG-Tr 的栅电极连接到偏置端 子 BIAS， 截止晶体管 SIG-Tr 的源极电极和漏极电极的一个连接到信号端子 SIG， 截止晶体 管 SIG-Tr 的源极电极和漏极电极的另外一个连接到目标端子 GATE。
     在图 9A 和 9D 显示的电路中， 偏置晶体管 SIG-Tr 的栅电极连接到目标端子 GATE， 偏置晶体管 BIAS-Tr 的源极电极和漏极电极的一个连接到目标端子 GATE， 偏置晶体管 BIAS-Tr 的源极电极和漏极电极的另外一个连接到偏置端子 BIAS。
     在图 9B 和 9C 显示的电路中， 偏置晶体管 BIAS-Tr 的栅电极连接到偏置端子 BIAS， 偏置晶体管 BIAS-Tr 的源极电极和漏极电极的一个连接到目标端子 GATE， 偏置晶体管 BIAS-Tr 的源极电极和偏置另外一个连接到偏置端子 BIAS。
     目标端子 GATE 连接到施加反向偏置的晶体管。适合于在晶体管的栅电极和源极 电极之间， 和在晶体管的栅电极和漏极电极之间施加反向偏置。 因此， 优选将目标端子 GATE 连接到施加反向偏置的晶体管的栅电极。然而， 本发明不局限于此， 目标端子 GATE 可以连 接到施加反向偏置的晶体管的源极电极或者漏极电极。此时， 作为反向偏置施加的偏置的 极性可以与目标端子 GATE 连接到栅电极的情形相反。注意连接目标端子 GATE 的晶体管的 数目是任意的。
     当晶体管正常地运行时， 信号端子 SIG 连接到信号线或者输入到晶体管的电源 线。偏置端子 BIAS 是用于选择是否向晶体管施加反向偏置的信号线， 或者将连接信号端子 SIG 的电极的电位传输到目标端子 GATE。
     这里， 相对于截止晶体管 SIG-Tr 的极性和偏置晶体管 BIAS-Tr 的极性分类图 9A， 9B， 9C， 和 9D 显示的电路。
     图 9A 和 9B 说明其中在正常运行的时间 H 电平的电位施加于偏置端子 BIAS， 在施 加反向偏置的时间 L 电平的电位施加于偏置端子 BIAS 的电路。例如， 当被施加反向偏置的 电极是 n 沟道晶体管的栅电极时， 可以使用该电路。
     图 9C 和 9D 说明其中在正常运行的时间 L 电平的电位施加于偏置端子 BIAS， 在施 加反向偏置的时间 H 电平的电位施加于偏置端子 BIAS 的电路。例如， 当被施加反向偏置的 电极是 p 沟道晶体管的栅电极时， 可以使用该电路。因而， 适用本实施例模式中图 9A 至 9D显示的电路， 在不改变电路中另外一个电极的电位的情况下， 可以将反向偏置施加于任何 电路中的任何晶体管的栅电极。
     然后， 参照图 10A 至 10H 描述被施加反向偏置的晶体管包含在图 9A 至 9D 电路的 电路的情形。
     图 10A 说明包含其上施加反向偏置的晶体管 AC-Tr 加入图 9A 显示的电路的电路。 如图 10A 所示， 晶体管 AC-Tr 的栅电极可以连接到图 9A 显示的电路的目标端子 GATE。图 10B 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 9A 显示的电路的电路。如 图 10B 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 9A 显示的电路的目标端子 GATE。
     这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电路的一部分， 作为 整体就象图 7A 至 7C 中的晶体管 33 和 37 或者图 8A 至 8C 中的晶体管 43 和 47a， 其中施加 反向偏置的本发明的电路不依赖于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的每一个源极电极和 每一个漏极电极。另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 N 沟道晶体管。因而， 在 H 电平 输入到偏置端子 BIAS 的周期中， 输入到信号端子 SIG 的信号输入至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 L 电平输入至偏置端子 BIAS 的周期中， 取决于 L 电平的电位的电位施加于晶 体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。
     另外， 图 10C 说明除图 9B 显示的电路之外还包含其上施加反向偏置的晶体管 AC-Tr 电路。如图 10C 所示， 晶体管 AC-Tr 的栅电极可以连接到图 9B 显示的电路的目标端 子 GATE。另外， 图 10D 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 9B 显 示的电路的电路。如图 10D 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 9B 显示 的电路的目标端子 GATE。这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电路 的一部分， 作为整体就象图 7A 至 7C 中的晶体管 33 和 37 或者图 8A 至 8C 中的晶体管 43 和 47a， 其中施加反向偏置的本发明的电路不依赖于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的每一 个源极电极和每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 N 沟道晶体管。因而， 在 H 电平输入 到偏置端子 BIAS 的周期中， 输入到信号端子 SIG 的信号输入至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 L 电平输入至偏置端子 BIAS 的周期中， 取决于 L 电平的电位的电位施加于晶体 管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。
     另外， 图 10E 说明除图 9C 显示的电路之外还包含其上施加反向偏置的晶体管 AC-Tr 的电路。如图 10E 所示， 晶体管 AC-Tr 的栅电极可以连接到图 9C 显示的电路的目标 端子 GATE。另外， 图 10F 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 9C 显 示的电路的电路。如图 10F 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 9C 显示 的电路的目标端子 GATE。
     这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电路的一部分， 作为 整体就象图 7A 至 7C 中的晶体管 33 和 37 或者图 8A 至 8C 中的晶体管 43 和 47a， 其中施加 反向偏置的本发明的电路不依赖于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的每一个源极电极和 每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 P 沟道晶体管。因而， 在 L 电平输入 到偏置端子 BIAS 的周期中， 输入到信号端子 SIG 的信号输入至晶体管 AC-Tr、 AC-Tr1、和 AC-Tr2， 在 H 电平输入至偏置端子 BIAS 的周期中， 取决于 H 电平的电位施加于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。
     另外， 图 10G 说明除图 9D 显示的电路之外还包含其上施加反向偏置的晶体管 AC-Tr 的电路。如图 10G 所示， 晶体管 AC-Tr 的栅电极可以连接到图 9D 显示的电路的目标 端子 GATE。
     另外， 图 10H 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 9D 显示 的电路的电路。如图 10H 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 9D 显示的 电路的目标端子 GATE。这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电路 的一部分， 作为整体就象图 7A 至 7C 中的晶体管 33 和 37 或者图 8A 至 8C 中的晶体管 43 和 47a， 其中施加反向偏置的本发明的电路不依赖于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的每一 个源极电极和每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 P 沟道晶体管。因而， 在 L 电平输入 到偏置端子 BIAS 的周期中， 输入到信号端子 SIG 的信号输入至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 H 电平输入至偏置端子 BIAS 的周期中， 取决于 H 电平的电位施加于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。
     然后， 参照图 11A 至 11C 和图 12， 描述其中用于复位操作的信号线加到其中施加反 向偏置的图 A、 图 8A 和图 8C 说明的电路的本发明的移位寄存器电路。
     图 11A， 11B， 和 11C 每一个说明其中用于复位操作的信号线 RES 和连接信号线 RES 的晶体管 RE(k)(k 是从 1 至 n 的整数 ( 包括 n)) 加到图 7A， 图 8A， 和图 8C 显示的每一个配 置的配置。晶体管 RE(k) 的栅电极连接到信号线 RES， 晶体管 RE(k) 的源极电极和漏极电 极的一个连接到信号线 RES， 晶体管 RE(k) 的源极电极和漏极电极的另外一个连接到电极 SR(k)。
     图 11A 至 11C 说明移位寄存器电路， 其中晶体管 RE(k) 另外连接到每一级， 从而可 以在任意的时刻复位全部级， 其可以在运行末级之前回到起始状态。 然而， 本发明不局限于 此， 晶体管 RE(k) 的数目是任意的。例如， 仅仅在末级提供晶体管 RE， 仅仅在奇数级上或者 仅仅在偶数级上提供晶体管 RE， 或者仅仅在上半级或者仅仅在下半级上提供晶体管 RE。在 减少晶体管 RE 的数目上有优势， 因此电路规模较小 ； 从而减少在衬底上电路所占据的百分 比。另外， 当减少晶体管 RE 的数目时可以减少驱动信号线 RES 的负载和减少功率消耗， 这 是有利的。
     这里， 参照图 12， 描述其中增加用于复位操作的信号线的本发明的移位寄存器电 路的操作。图 12 是在脉冲输入至信号线 RES 以复位全部级的时间 T1 和在减小信号线 RB 的电位以实施反向偏置应用操作的时间 T2 时输入信号 SP、 端子 P( 未显示在时间图中 )、 和 输出端子 L 的电位的变化的时间图。当在时间 T0 输入启动脉冲时， 执行与图 1C 相同的操 作直到脉冲输入到信号线 RES。 然而， 当在时间 T1 将脉冲输入到信号线 RES 时， 全部级的电 极 SR 的电位处于 H 电平 ； 因而， 输出端子 L 和端子 P 固定在 L 电平。这里， 用于将电极 SR 的电位变化为 L 电平的晶体管 36 或者 46 截止， 因为端子 P 的电位变成 L 电平。因此， 不会 形成当脉冲输入到信号线 RES 时电流经从信号线 RES 流到电源线 Vss 的路径。
     然后， 在时间 T2 和时间 T3 之间的周期期间， 通过降低信号线 RB 的电位施加反向 偏置。这里， 信号线 RB 的电位优选低于电源线 Vss 的电位。另外， 在时间 T3 和时间 T4 之间的周期期间为了随后再次运行复位操作可以将信号线 RB 和信号线 RES 的电位设定在 H 电平。当在施加反向偏置之后执行另一个复位操作时， 将电极 S、 端子 R、 电极 SR 的电位设 定在 H 电平 ； 因此， 输出端子 L 的电位固定在 L 电平， 从而可以延长输出的电位变化被抑制 的周期。
     因而， 至于在图 11A 至 11C 中本发明的移位寄存器电路， 在每一个移位寄存器电路 中加入用于复位操作的信号线， 可以在任意的时刻复位全部级， 其可以在运行末级之前回 到起始状态并在任意时刻施加反向偏置。在使用移位寄存器电路作为显示器件的驱动电 路情况下， 例如， 使用仅仅布置在一部分显示区中的像素， 通过停止移位寄存器电路的操作 不使用将要不使用的区域的像素是有利的， 这导致功耗减少和晶体管的阈值漂移降低的优 点。另外， 当脉冲输入到信号线 RES 时， 给浮置电极 SR 充电， 以便可以防止由于漏电流引起 的电极 SR 的电位的降低。具体地说， 具有栅电极连接到电极 SR 的晶体管可以容易地保持 在导通状态的优点。
     然后， 参照图 13A 至 13C， 描述通过向其中施加反向偏置的图 7A 至 7C 显示的移位 寄存器电路加仅仅一个信号线来实施除反向偏置操作之外的复位操作的电路。
     图 13A 是本发明的移位寄存器电路的总图， 图 13B 说明本发明的移位寄存器电路 的电路的单级， 图 13C 是本发明的移位寄存器电路输入信号和输出信号的时间图。 图 13B 说明其中改变晶体管 39a( 对应于晶体管 59a) 的连接和端子 M 加到图 7B 显示的电路的电路。 这里， 晶体管 51， 52， 53， 55， 56， 57， 和 59b 和电容元件 54 分别对应于图 7B 中的晶体管 31， 32， 33， 35， 36， 37， 和 39b 和电容元件 34， 连接关系与图 7B 显示的相同。 另外， 已经改变连接关系的图 13B 中的晶体管 59a 的栅电极连接到端子 M， 晶体管 59a 的源 极电极和漏极电极的一个连接到电极 S， 晶体管 59a 的源极电极和漏极电极的另外一个连 接到端子 N。
     图 13A 说明其中用信号线 BL 替换图 7A 显示的电路的信号线 RB 和连接到每一级 中电路 50 的端子 M 的信号线 BE 加到图 7A 显示的电路的电路。另外， 晶体管 58 对应于图 7A 的晶体管 38， 连接关系相似。
     这里， 参照图 13C 描述图 13A 和 13B 显示的电路的操作。在正常运行周期期间， H 电平的电位输入到信号线 BL， L 电平的电位输入到信号线 BE。 这里， 晶体管 59b 处于导通状 态， 晶体管 59a 处于截止态。具体地说， 端子 R 和电极 S 处于导电状态， 端子 N 和电极 S 在 非导电状态 ； 因而， 图 13B 的连接状态与图 1B 相似， 从而图 13A 至 13C 的移位寄存器电路以 图 1A 至 1C 显示的同样的方式运行。
     然后， 如图 13C 所示， 在完成图 13A 中显示的移位寄存器的正常运行周期之后， 可 以在时间 T1 和时间 T4 之间提高信号线 BE 的电位。该周期称为偏置启动周期。在该偏置 启动周期中， 晶体管 59a 处于导通状态。在其中信号线 BL 的电位处于 H 电平 ( 在时间 T1 和时间 T2 之间， 和在时间 T3 和 T4 之间 ) 的偏置启动周期中的周期称为复位周期。在该复 位周期中， 晶体管 59a 和 59b 处于导通状态， 端子 N 的电位是 H 电平 ； 因此， 电极 S、 端子 R 和 连接端子 R 的电极 SR 的电位变成 H 电平。也就是说， 可以执行复位操作。另外， 在偏置启 动周期中， 其中信号线 BL 的电位处于 L 电平 ( 在时间 T2 和时间 T3 之间 ) 的周期是反向偏 置应用周期。在反向偏置应用周期中， 图 13B 中的晶体管 59b 截止， 晶体管 59a 导通。具体 地说， 端子 R 和电极 S 处于非导电状态， 端子 N 和电极 S 处于导电状态， 从而电极 S 的电位
     根据电极 N 的电位变成 L 电平。因此， 由于晶体管 59b 在非导通状态， 所以端子 N 的电位没 有传输到端子 R。这里， 信号线 BL 的电位低于电源线 Vss 的电位。如果信号线 RB 的低电位 低于电源线 Vss 的电位， 可以使电极 S 的电位在反向偏置应用周期进一步降低。因而， 具有 导通状态的相反极性的电位可以施加于晶体管 53 和 57 的栅电极， 从而可以降低晶体管的 阈移。
     如上所述， 至于在图 13A 至 13C 中显示的本发明的移位寄存器电路， 可以通过信号 线 BE 任意地提供正常运行周期和偏置启动周期。另外， 在偏置启动周期中， 如果信号线 BL 的电位在 H 电平， 电路 50 就经受复位操作 ； 同时， 信号线 BL 的电位在 L 电平， 反向偏置可以 施加于晶体管 53 和 57。而且， 降低信号线 BL 的电位相比于电极 S 没有改变另外一个电极 的电势 ； 因而， 可以降低故障例如恒定电流的流动和事故。注意在偏置启动周期中， 可以自 由地设置电极 S 的电位。
     然后， 参照图 14A 至 14C， 描述通过将仅仅一个信号线加到图 8A 至 8C 显示的移位 寄存器电路实施除反向偏置操作之外的复位操作的电路， 在图 8A 到 8C 中可以施加反向偏 置。
     图 14A 是本发明的移位寄存器电路的全图， 图 14B 说明本发明的移位寄存器电路 的电路 60 的单级， 图 14C 是本发明的移位寄存器电路的另一个全图。图 14B 说明其中改变 晶体管 39a 的连接 ( 对应于晶体管 59a) 和向图 7B 显示的电路加端子 M 的电路。另外， 晶 体管 61， 62， 63， 65， 66， 67a， 67b， 67c， 69b， 和 69d 和电容元件 64 分别对应于图 8B 中的晶体 管 41， 42， 43， 4546， 47a， 47b， 47c， 49b， 和 49d 和电容元件 44， 连接关系与图 8B 相同。
     另外， 图 14B 中的晶体管 69a 的栅电极连接到端子 M， 晶体管 69a 的源极电极和漏 极电极的一个连接到电极 S， 晶体管 69a 的源极电极和漏极电极的另外一个连接到端子 N。 晶体管 69c 的栅电极连接到端子 M， 晶体管 69a 的源极电极和漏极电极的一个连接到电极 U， 晶体管 69a 的源极电极和漏极电极的另外一个连接到端子 N。
     这里， 图 14A 说明其中连接每一级中电路 40 的端子 N 的信号线 RB 加到图 8A 显示 的电路的电路。另外， 晶体管 68 对应于图 8A 的晶体管 48， 连接相似。另外， 图 14C 说明其 中电源线 Vdd 加到图 14A 显示的电路， 并且电源线 Vdd 连接到全部级的电路 60 的端子 V 的 电路。
     这里， 可以根据图 13C 显示的时间图运行图 14A， 14B， 和 14C 显示的电路。在根据 图 13C 显示的时间表运行图 14A， 14B， 和 14C 显示的电路的情况下， 在正常运行周期期间， H 电平的电位输入到信号线 BL， L 电平的电位输入到信号线 BE。这里， 晶体管 69b 和 69d 处 于导通状态， 晶体管 69a 和 69c 处于截止态。具体地说， 端子 R 和电极 S、 端子 Q 和电极 U 处 于导电状态， 端子 N 和电极 S、 和电极 N 和电极 U 处于非导电状态 ； 因而， 图 14B 的连接状态 与图 2B 相似， 从而图 14A 至 14C 的移位寄存器电路以图 2A 至 2C 显示的同样的方式运行。
     然后， 在偏置启动周期期间， 可以通过将信号线 BL 的电位提高到 H 电平来提供复 位周期， 通过将信号线 BL 的电位降低到 L 电平来提供反向偏置应用周期。 在该复位周期中， 晶体管 69a， 69b， 69c， 和 69d 全部导通， 端子 N 处于 H 电平 ； 因而， 电路 60 被复位。另一方 面， 在图 14B 中， 在反向偏置应用周期中， 晶体管 69b 和 69d 截止， 晶体管 69a 和 69c 导通。 也就是说， 端子 R 和电极 S、 端子 Q 和电极 U 处于非导电状态， 端子 N 和电极 S、 和电极 N 和 电极 U 处于导电状态 ； 因而， 由于端子 N 的电位低， 所以电极 S 和电极 U 的电位变低。这里，信号线 BL 的电位可以比电源线 Vss 的电位低。当信号线 BL 的低电位低于电源线 Vss 的电 位时， 可以在反向偏置应用周期期间进一步降低电极 S 的电位。因而， 与导通状态的情形相 反极性的电位可以施加于晶体管 63 和 67a 的栅电极， 因而， 可以降低晶体管的阈移。
     如上所述， 至于在图 14A 至 14C 中显示的本发明的移位寄存器电路， 可以通过信号 线 BE 任意地提供正常运行周期和偏置启动周期。另外， 在偏置启动周期中， 如果信号线 BL 的电位在 H 电平， 电路 60 就经受复位操作 ； 同时， 信号线 BL 的电位在 L 电平， 反向偏置可以 施加于晶体管 63 和 67a。而且， 降低信号线 BL 的电位相比于电极 S 和电极 U 没有改变其它 电极的电势 ； 因而， 可以降低故障例如恒定电流的流动和事故。注意在偏置启动周期中， 可 以自由地设置电极 S 和电极 U 的电位。
     这里， 除图 13A 至 13C 和 14A 至 14C 显示的电路之外的任意电路的任意晶体管的 栅电极可以连接到图 15A 至 15D 显示的电路， 从而向晶体管施加正向偏压而不是反向偏置。 由于图 15A 至 15D 显示的电路， 当施加反向偏置时不改变电路中除了晶体管的栅电极之外 的任何电极的电势 ； 因而， 在没有恒定电流流动或者故障的情况下可以降低晶体管的阈移。 当施加正向偏压时， 截止晶体管 SIG-Tr 导通 ； 因而， 可以初始化或者复位连接信号端子 SIG 的电极和信号端子 SIG 的电位。
     图 15A 至 15D 显示的电路每一个具有信号端子 SIG、 偏置端子 BIAS、 目标端子 GATE、 截止晶体管 SIG-Tr、 和偏置晶体管 BIAS-Tr。在图 15A， 15B， 15C， 和 15D 显示的电路 中， 截止晶体管 SIG-Tr 的栅电极连接到偏置端子 BIAS， 截止晶体管 SIG-Tr 的源极电极和漏 极电极的一个连接到信号端子 SIG， 截止晶体管 SIG-Tr 的源极电极和漏极电极的另外一个 连接到目标端子 GATE。
     在图 15A， 15B， 15C， 和 15D 显示的电路中， 偏置晶体管 BIAS-Tr 的栅电极连接到选 择端子 BE-SW， 偏置晶体管 BIAS-Tr 的源极电极和漏极电极的一个连接到目标端子 GATE， 偏 置晶体管 BIAS-Tr 的源极电极和漏极电极的另外一个连接到偏置端子 BIAS。
     目标端子 GATE 连接到施加反向偏置的晶体管。适合于在晶体管的栅电极和源极 电极之间和在晶体管的栅电极和漏极电极之间施加反向偏置。因此， 优选将目标端子 GATE 连接到施加反向偏置的晶体管的栅电极。然而， 本发明不限制于此， 目标端子 GATE 可以连 接到施加反向偏置的晶体管的源极电极或者漏极电极。此时， 作为反向偏置被施加的偏置 的极性可以与目标端子 GATE 连接到栅电极的情形相反。注意连接目标端子 GATE 的晶体管 的数目是任意的。
     当晶体管正常地运行时， 信号端子 SIG 连接到信号线或者输入到晶体管的电源 线。 选择端子 BE-SW 是用于选择偏置端子 BIAS 的电位是否传输至目标端子 GATE 的信号线。 当偏置晶体管 BIAS-Tr 处于导通状态时， 偏置端子 BIAS 是用于控制施加于目标端子 GATE 的电位的信号线。当偏置晶体管 BIAS-Tr 处于截止态时， 偏置端子 BIAS 是用于控制在信号 端子 SIG 和目标端子 GATE 之间是否接通或断开。
     这里， 相对于截止晶体管 SIG-Tr 的极性和偏置晶体管 BIAS-Tr 的极性分类图 15A， 15B， 15C， 和 15D 显示的电路。
     图 15A 说明其中在正常运行的时间 H 电平的电位施加于偏置端子 BIAS 和 L 电平 的电位施加于选择端子 BE-SW， 在复位操作的时间 H 电平的电位施加于偏置端子 BIAS 和 H 电平的电位施加于选择端子 BE-SW， 和在施加反向偏置的时间 L 电平的电位施加于偏置端子 BIAS 和 H 电平的电位施加于选择端子 BE-SW 的电路。例如， 当其上施加反向偏置的电极 是 n 沟道晶体管的栅电极时， 可以使用该电路。
     图 15B 说明其中在正常运行的时间 H 电平的电位施加于偏置端子 BIAS 并且 H 电 平的电位施加于选择端子 BE-SW， 在复位操作的时间 H 电平的电位施加于偏置端子 BIAS 并 且 L 电平的电位施加于选择端子 BE-SW， 和在施加反向偏置的时间 L 电平的电位施加于偏置 端子 BIAS 并且 L 电平的电位施加于选择端子 BE-SW 的电路。例如， 当其上施加反向偏置的 电极是 n 沟道晶体管的栅电极时， 可以使用该电路。
     图 15C 说明其中在正常运行的时间 L 电平的电位施加于偏置端子 BIAS 并且 L 电 平的电位施加于选择端子 BE-SW， 在复位操作的时间 L 电平的电位施加于偏置端子 BIAS 并 且 H 电平的电位施加于选择端子 BE-SW， 和在施加反向偏置的时间 H 电平的电位施加于偏置 端子 BIAS 并且 H 电平的电位施加于选择端子 BE-SW 的电路。例如， 当其上施加反向偏置的 电极是 p 沟道晶体管的栅电极时， 可以使用该电路。
     图 15D 说明其中在正常运行的时间 L 电平的电位施加于偏置端子 BIAS 并且 H 电 平的电位施加于选择端子 BE-SW， 在复位操作的时间 L 电平的电位施加于偏置端子 BIAS 并 且 L 电平的电位施加于选择端子 BE-SW， 和在施加反向偏置的时间 H 电平的电位施加于偏置 端子 BIAS 并且 L 电平的电位施加于选择端子 BE-SW 的电路。例如， 当其上施加反向偏置的 电极是 p 沟道晶体管的栅电极时， 可以使用该电路。
     因而， 使用该实施例模式中图 15A 至 15D 显示的电路， 在不改变电路中其它电极的 电位的情况下， 可以将反向偏置施加于任何电路中的任何晶体管的栅电极。 另外， 正向偏压 可以施加于信号端子 SIG 和目标端子 GATE。
     然后， 参照图 16A 至 16H 描述其上施加反向偏置的晶体管包含在图 15A 至 15D 显 示的电路的情形。
     图 16A 说明包含其上施加反向偏置的晶体管 AC-Tr 的电路加到图 15A 显示的电 路。如图 16A 所示， 晶体管 AC-Tr 的栅电极可以连接到图 15A 显示的电路的目标端子 GATE。 图 16B 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 15A 显示的电路的电路。 如图 16B 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 15A 显示的电路的目标端 子 GATE。
     这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电路的一部分， 作为 整体就象图 13A 至 13C 中的晶体管 53 和 57 和图 14A 至 14C 的晶体管 63 和 67a， 其中施加 反向偏置的本发明的电路不取决于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的每一个源极电极和 每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 N 沟道晶体管。因而， 在 H 电平输入到 偏置端子 BIAS 和 L 电平输入至选择端子 BE-SW 的周期中， 输入到信号端子 SIG 的信号输入 至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 L 电平输入至偏置端子 BIAS 和 H 电平输入至选择 端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 L 电平的电势的电位施加于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。另外， 在 H 电平输入至偏置端子 BIAS 和 H 电平输入至选择端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 H 电平的电势的电位可以 施加于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的栅电极。
     另外， 图 16C 说明包含其上施加反向偏置的晶体管 AC-Tr 加到图 15B 显示的电路的电路。如图 16C 所示， 晶体管 AC-Tr 的栅电极可以连接到图 15B 显示的电路的目标端子 GATE。
     另外， 图 16D 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 15B 显示 的电路的电路。 如图 16D 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 15B 显示的 电路的目标端子 GATE。这里， 例如， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的 电路的一部分， 作为整体就象图 13A 至 13C 中的晶体管 53 和 57 或者图 8A 至 8C 的晶体管 63 或者 67a， 其中施加反向偏置的本发明的电路不取决于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的每一个源极电极和每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 N 沟道晶体管。因而， 在 H 电平输入到 偏置端子 BIAS 和 H 电平输入至选择端子 BE-SW 的周期中， 输入到信号端子 SIG 的信号输入 至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 L 电平输入至偏置端子 BIAS 和 L 电平输入至选择端 子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 L 电平的电位施加于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。另外， 在 H 电平输入至偏置端子 BIAS 和 L 电平输 入至选择端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 H 电平的电位的电位可以施加于晶 体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的栅电极。
     另外， 图 16E 说明包含其上施加反向偏置的晶体管 AC-Tr 加到图 15C 显示的电路 的电路。如图 16E 所示， 晶体管 AC-Tr 的栅电极可以连接到图 15C 显示的电路的目标端子 GATE。
     另外， 图 16F 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 15C 显 示的电路的电路。如图 16F 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 15C 显 示的电路的目标端子 GATE。
     这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电路的一部分， 作为 整体就象图 13A 至 13C 中的晶体管 53 和 57 和图 14A 至 14C 的晶体管 63 和 67a， 其中施加 反向偏置的本发明的电路不取决于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的每一个源极电极和 每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 P 沟道晶体管。因而， 在 L 电平输入到 偏置端子 BIAS 和 L 电平输入至选择端子 BE-SW 的周期中， 输入到信号端子 SIG 的信号输入 至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 H 电平输入至偏置端子 BIAS 和 H 电平输入至选择 端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 H 电平的电势的电位施加于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。另外， 在 L 电平输入至偏置端子 BIAS 和 H 电平输入至选择端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 L 电平的电位的电位可以 施加于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的栅电极。
     另外， 图 16G 说明包含其上施加反向偏置的晶体管 AC-Tr 加到图 15D 显示的电路 的电路。如图 16G 所示， 晶体管 AC-Tr 的栅电极可以连接到图 15D 显示的电路的目标端子 GATE。
     另外， 图 16H 说明其上施加反向偏置的晶体管 AC-Tr1 和 AC-Tr2 包含在图 15D 显 示的电路的电路。如图 16H 所示， 晶体管 AC-Tr1 和 AC-Tr2 的栅电极可以连接到图 15D 显 示的电路的目标端子 GATE。这里， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 组成具有某一功能的电 路的一部分， 作为整体就象图 13A 至 13C 中的晶体管 53 和 57 或者图 14A 至 14C 的晶体管63 和 67a， 其中施加反向偏置的本发明的电路不取决于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的 每一个源极电极和每一个漏极电极之一。
     另外， 晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 是 P 沟道晶体管。因而， 在 L 电平输入到 偏置端子 BIAS 和 H 电平输入至选择端子 BE-SW 的周期中， 输入到信号端子 SIG 的信号输入 至晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2， 在 H 电平输入至偏置端子 BIAS 和 L 电平输入至选择 端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 H 电平的电位的电位施加于晶体管 AC-Tr、 AC-Tr1、 和 AC-Tr2 的栅电极 ； 因而， 施加反向偏置。另外， 在 L 电平输入至偏置端子 BIAS 和 L 电平输入至选择端子 BE-SW 的周期中， 取决于偏置端子 BIAS 的 L 电平的电位的电位可以 施加于晶体管 AC-Tr， AC-Tr1， 和 AC-Tr2 的栅电极。
     注意本实施例模式可以自由地同另外实施例模式的任何一个相结合。
     实施例模式 4
     在本实施例模式中， 将参照附图描述通过在衬底上制造元件形成本发明的移位寄 存器电路的情形的顶视图和剖视图。图 17 说明形成电路 10 作为使用顶栅晶体管作为晶体 管的本发明的移位寄存器电路的实例。在图 17 中， 仅仅描述第 k 级的电路 10( 显示为 10k) 和第 (k+1) 级的电路 10( 显示为 10k+1)。然而， 本发明不限制于此， 电路 10 可以具有许多 级。另外， 图 17 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 和端子 P 分别对应于图 1B 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 和端子 P。为了减小布局面积， 将布置 在图 1A 至 1C 的电路 10 的外侧的电极 SR 和输出端子 L 布置在图 17 中的电路 10 的内部。 注意在本实施例模式的顶视图中， 由虚线指示的区域是在区域之上的层中有另一个层的区 域。 在图 17 中， 电源线 Vss、 第一时钟信号线 CLK1、 第二时钟信号线 CLK2 每一个由布 线层形成， 它们被提供在基本上平行于电路 10 延展的方向 ( 显示为 10ext)。因而， 在提供 多个电路 10 的情况下， 增加引导布线的长度并因此增加了导线电阻， 因而可以防止由电源 线的电压降引起的事故和功耗增加。 另外， 可以抑制由信号波形失真所引起的事故， 电路正 常运行的情况下电压范围的降低。
     电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 提供在形成电路 10 的 元件的外部。另外， 可以提供与第一时钟信号线 CLK1 和第二时钟信号线 CLK2 相对的电源 线 Vss。因而， 可以防止电源线 Vss 交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 ； 因 而， 可以防止电源线受外部噪音的作用， 可以降低事故。
     这里， 在本实施例模式中， 在晶体管中有源层区域与栅电极区域重叠的区域也称 为沟道区。 另外， 晶体管的有源层中通过晶体管的沟道区分开的一个区域称为 “源极电极和 漏极电极的一个” ， 由沟道区分开的另外一个区域称为 “源极电极和漏极电极的另外一个” 。 另外， 晶体管的源极电极和漏极电极的一个或另一个和晶体管的沟道区之间的边界的切线 方向称为 “沟道宽度方向” 。另外， 垂直于沟道宽度方向的方向称为 “沟道长度方向” 。例如， 在本实施例模式的晶体管中， 当在晶体管的源极电极和漏极电极的一个或另一个和晶体管 的沟道区之间的分界线是曲线时， 根据边界点改变沟道宽度方向和沟道长度方向。
     在图 17 中， 晶体管 11 的沟道长度方向 ( 显示为 Ch1) 和晶体管 12 的沟道长度方 向 ( 显示为 Ch2) 可以是大体上垂直。具有该结构， 可以最小化晶体管 11 和 12 占有的衬底 的面积， 并且减小电路规模。
     另外， 晶体管 13 和 16 的沟道长度方向 ( 显示为 Ch1) 可以大体上彼此平行。他们 可以共用一个源电极或者一个漏电极。因而， 可以最小化由晶体管 13 和 16 占用的衬底的 面积， 并且可以减小电路规模。另外， 晶体管 15 和 17 的沟道长度方向 ( 显示为 Ch2) 可以 大体上彼此平行， 并且他们可以共用一个源电极或者一个漏电极。 因而， 可以最小化由晶体 管 15 和 17 占用的衬底的面积， 并且可以减小电路规模。
     另外， 电容元件 14 中的一个电极、 端子 P 可以由栅电极组成， 电容元件 14 中的另 一个电极、 连接到输出端子 L 的电极可以由布线层组成。另外， 在晶体管是 n 沟道晶体管的 情形下， 晶体管的有源层和连接到输出端子 L 的布线层可以彼此连接， 并且组成端子 P 的栅 电极可以插入在有源层和布线层之间以形成电容元件 14。当端子 P 由栅电极组成时， 当端 子 P 的电位变高时， 在连接到输出端子 L 的有源层中产生载流子。因此， 可以提高由有源层 和栅电极形成的电容元件 14 的电容值。
     然后， 参考图 18 描述在使用薄膜晶体管作为晶体管的情况下沿图 17 中的线 A-A′ 的剖视图。图 18 显示的结构具有衬底 100、 基膜 101、 有源层 102、 绝缘膜 103、 栅电极 104 和 105、 层间薄膜 106、 和布线层 108。另外， 图 18 显示的结构具有连接布线层 108 和有源层 102 的触点 107a 和 107b、 和连接布线层 108 和栅电极 104 的触点 107c。逐步地描述图 18 显示的结构。 首先， 衬底 100 可以是由钡硼硅玻璃、 铝硼硅玻璃等等形成的玻璃衬底、 石英衬 底、 硅衬底、 金属衬底、 不锈钢衬底、 或者塑料衬底。另外， 可以通过 CMP 等等抛光衬底 100 以平面化衬底 100 的表面。
     然后， 在衬底 100 上形成基膜 101。 基膜 101 可以通过已知的方法例如 CVD、 等离子 体 CVD、 溅射、 或旋涂由氮化铝 (AlN)、 氧化硅 (SiO2)、 氮氧化硅 (SiOxNy) 等的单层或者其叠 层形成。注意基膜 101 具有阻挡杂质例如污染物进入衬底 100 的作用。当不形成基膜 101 时， 简化制造工艺， 并且减少成本。
     然后， 在衬底 100 或者基膜 101 上形成有源层 102。这里， 有源层 102 可以由多晶 硅 (p-Si) 形成。可以通过光刻法、 液滴释放方法、 印刷方法等等将有源层 102 有选择地形 成为想要的形状。
     然后， 在衬底 100、 基膜 101、 或者有源层 102 上形成绝缘膜 103。这里， 绝缘膜 103 可以由氧化硅 (SiO2) 或者氮氧化硅 (SiOxNy) 形成。
     然后， 在衬底 100、 基膜 101、 有源层 102、 或者绝缘膜 103 上形成栅电极 104 和 105。 这里， 可以通过光刻法、 液滴释放方法、 印刷方法等等将栅电极 104 和 105 有选择地由各种 金属形成为想要的形状。因而， 在通过使用光刻法等等刻蚀来处理栅电极 104 和 105 的情 因而， 在不改变光掩模的情 形中， 执行刻蚀以便在栅电极 104 和 105 之间获得刻蚀选择性 ； 况下可以将栅电极 104 和栅电极 105 形成为具有不同面积。因而， 在通过将带电粒子加入 有源层 102 来控制有源层 102 的导电率的情形中， 可以在不改变光掩膜的情况下在有源层 102 中形成 LDD 区。 因此， 可以制造其中几乎不施加高电场并且由于热载流子引起的退化较 小的晶体管。
     然后， 在衬底 100、 基膜 101、 有源层 102、 绝缘膜 103、 或者栅电极 104 和 105 上形成 层间膜 106。这里， 层间薄膜 106 可以由绝缘材料例如氧化硅、 硅树脂氮化物、 氮氧化硅、 氧 化铝、 氮化铝、 氮氧化铝或者其他的无机绝缘材料 ； 丙烯酸或者甲基丙烯酸， 或者其衍生物 ；
     耐热聚合物例如聚酰亚胺、 芳香族聚酰胺、 聚苯并咪唑 ； 或者硅氧烷树脂形成。注意硅氧烷 树脂涉及具有 Si-O-Si 键的树脂。硅氧烷的骨架结构由硅 (Si) 和氧 (O) 的键形成。至少 包含氢的有机基 ( 例如， 烷基或者芳香族烃 ) 用作取代基。氟代基也可以用作取代基。做 为选择， 至少包含氢和氟代基的有机基可以用作取代基。当层间薄膜由感光性或者非感光 材料例如丙烯酸或者聚酰亚胺形成时， 层间薄膜具有弯曲侧面， 其中曲率半径连续地改变， 优选在不分开的情况下形成其上的薄膜。另外， 可以通过光刻法、 液滴释放方法、 印刷方法 等等将层间薄膜 106 形成为想要的形状。这里， 可以通过刻蚀处理层间薄膜 106 以便在如 同触点 107c 一样刻蚀栅电极 104 和 105 的同时在如同触点 107a 和 107b 一样处理绝缘膜 103 之前终止刻蚀。然后， 形成布线层 108 以便有源层 102 连接到栅电极 104 和 105。
     在衬底 100、 基膜 101、 有源层 102、 绝缘膜 103、 栅电极 104 和 105、 或者层间膜 106 上形成布线层 108。这里， 包含金属粒子例如 Ag( 银 )、 Au( 金 )、 Cu( 铜 )、 W( 钨 )、 或者 Al( 铝 ) 作为主要组分的合成物用作形成布线层 108 的材料。 另外， 可以结合透光材料例如 氧化铟锡 (ITO)、 包含氧化铟锡和氧化硅的 ITSO、 有机铟、 有机锡、 氧化锌、 氮化钛。另外， 可 以通过光刻法、 液滴释放方法、 印刷方法等等将布线层 108 形成为想要的形状。
     然后， 描述设计晶体管 13 和 17 的形状以保持电极 SR 的电位处在 H 水平从而根据 图 19 固定端子 P 和输出端子 L 的电位的情况下电路 10 的顶视图。图 19 的顶视图中显示 的电路 10 具有晶体管 11， 12， 13， 15， 16， 和 17， 和图 17 中的电容元件 14， 连接关系也相似 ； 然而， 晶体管 13 和 17 的沟道区的面积不同。因而， 当使晶体管 13 和 17 的栅电极的面积的 平均数大于电路 10 的晶体管 12 中的栅电极的面积时， 可以使与电极 SR 有关的寄生电容的 值较大 ； 因而， 即使在复位操作之后电极 SR 的电位也可以维持在 H 电位。另外， 如图 19 所 示， 在电路 10 中将电极 SR 做成曲线以便不形成线条形。因而， 可以使引导电极 SR 的长度 比第 k 级的电路 10 和第 (k+1) 级的电路 10 之间的间距长。因此， 可以提高与电极 SR 有关 的寄生电容的值以便甚至在复位操作之后电极 SR 的电位维持在 H 水平。
     然后， 参照图 20 描述除去时钟信号线和输出端子 L 的交叉电容以便输出端子 L 不 受时钟信号线的电位的变化的影响的情形的顶视图。图 20 的顶视图显示的电路 10 具有如 图 17 和图 19 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 端子 P， 电极 SR， 和输出端子 L， 连接关系也相似 ； 然而， 第一时钟信号线 CLK1、 第二时钟信号线 CLK2、 和晶体管 11 和 12 的排列与图 17 和图 19 不同。
     在图 20 中， 电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 由布线层 形成， 并按照大体上平行于电路 10 延展的方向 ( 显示为 10ext) 提供。因而， 在提供许多电 路 10 的情况下， 引导布线的长度增长并因此导线电阻增加， 因而， 可以防止故障和由于电 源线的电压降引起的功耗增加。 另外， 可以抑制由信号波形的失真所引起的故障， 电路正常 地运行下电压范围的减少。
     电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 可以提供在形成电路 10 的元件的外面。另外， 电源线 Vss、 第一时钟信号线 CLK1 和第二时钟信号线 CLK2 相对于 第一晶体管、 第三晶体管、 第二晶体管、 和第四晶体管可以被提供在与提供输出端子 L 的侧 面相反的同一侧面上。因而， 可以防止输出端子 L 交叉第一时钟信号线 CLK1 和第二时钟信 号线 CLK2 ； 因而， 可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
     另外， 晶体管 11 的沟道长度方向 ( 显示为 Ch1) 和晶体管 12 的沟道长度方向 ( 显示为 Ch2) 可以大体上平行。对于该结构， 可以最小化晶体管 11 和 12 占有的衬底的面积， 并可以减小电路规模， 也可以防止输出端子 L 交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的区域的产生。
     然后， 参照图 21 描述底栅晶体管用作晶体管和使用布线层作掩模将有源层处理 为希望形状的情形下的本发明的移位寄存器电路的情形的顶视图。在图 21 中， 仅仅描述第 k 级的电路 10( 显示为 10k) 和第 (k+1) 级的电路 10( 显示为 10k+1) ； 然而， 本发明不局限 于此， 电路 10 具有许多级。另外， 图 21 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 和 端子 P 分别对应于图 1B 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 和端子 P。为了 减少布局面积， 将布置在图 1A 至 1C 中的电路 10 外面的电极 SR 和输出端子 L 排列在图 21 的电路 10 的内部。注意在本实施例方式涉及的顶视图中， 由虚线指出的区域是在那区域上 的一层中有另一层的区域。
     然后， 参考图 22A 和 22B 描述使用薄膜晶体管作为晶体管的情况下的沿图 21 中的 线 a-a′和 b-b′的横剖面图。图 22A 和 22B 显示的结构具有衬底 110、 基膜 111、 第一布线 层 112、 绝缘膜 113、 有源层 114 和 115、 第二布线层 116、 层间薄膜 117、 和第三布线层 119。 另外， 图 22A 和 22B 显示的结构具有连接第三布线层 119 和第二布线层 116 的触点 118a、 和 连接第三布线层 119 和第一布线层 112 的触点 118b。将逐步地描述图 22A 和 22B 显示的结 构。
     首先， 衬底 110 可以是由钡硼硅玻璃、 铝硼硅玻璃等等形成的玻璃衬底、 石英衬 底、 硅衬底、 金属衬底、 不锈钢衬底、 或者塑料衬底。另外， 可以通过 CMP 等等抛光衬底 11 以 平面化衬底 110 的表面。
     然后， 在衬底 110 上形成基膜 111。 基膜 111 可以通过已知的方法例如 CVD、 等离子 体 CVD、 溅射、 或旋涂由氮化铝 (AlN)、 氧化硅 (SiO2)、 氮氧化硅 (SiOxNy) 等的单层或者其叠 层形成。注意基膜 111 具有阻挡杂质例如污染物进入衬底 110 的作用。当不形成基膜 101 时， 简化制造工艺， 并且减少成本。
     然后， 在衬底 110 或者基膜 111 上形成第一布线层 112。 这里， 可以通过光刻法、 液 滴释放方法、 印刷方法等等将第一布线层 112 处理为想要的形状。
     然后， 在衬底 110、 基膜 101、 或者第一布线层 112 上形成绝缘膜 113。 这里， 绝缘膜 113 可以由氧化硅 (SiO2) 或者氮氧化硅 (SiOxNy) 形成。
     然后， 在衬底 110、 基膜 111、 第一布线层 112、 或者绝缘膜 113 上形成有源层 114 和 115。这里， 有源层 114 和 115 可以由非晶硅 (a-Si) 形成， 可以在相同的薄膜形成装置中连 续地形成有源层 114 和 115。有源层 115 相对于有源层 114 具有较高的导电率。注意沟道 区、 明确地有源层 114， 和绝缘膜 113 之间的分界面附近的区域可以比有源层 114 的其它区 域更致密。 因而， 可以抑制晶体管的退化， 可以加速有源层 114 的薄膜形成率 ； 因而， 提高产 量。
     可以在衬底 110、 基膜 111、 第一布线层 112、 绝缘膜 113、 或者有源层 114 和 115 上 形成第二布线层 116。 这里， 包含作为主要成分的金属粒子例如 Ag( 银 )、 Au( 金 )、 Cu( 铜 )、 W( 钨 )、 或者 Al( 铝 ) 的合成物可以用作用于形成第二布线层 116 的材料。另外， 可以结合 透光材料例如氧化铟锡 (ITO)、 包含氧化铟锡和氧化硅的 ITSO、 有机铟、 有机锡、 氧化锌、 氮 化钛。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将布线层 116 形成为想要的形状。 然后， 可以在衬底 110、 基膜 111、 第一布线层 112、 绝缘膜 113、 或者有源层 114 和 115、 或者第二布线层 116 上形成层间薄膜 117。这里， 层间薄膜 117 可以由绝缘材料例如 氧化硅、 硅树脂氮化物、 氮氧化硅、 氧化铝、 氮化铝、 氮氧化铝或者其他的无机绝缘材料 ； 丙 烯酸或者甲基丙烯酸， 或者其衍生物 ； 耐热聚合物例如聚酰亚胺、 芳香族聚酰胺、 聚苯并咪 唑； 或者硅氧烷树脂形成。 另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将层间薄膜 117 处理为想要的形状。当层间薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亚胺形 成时， 层间薄膜具有弯曲侧面， 其中曲率半径连续地改变， 优选在不分开的情况下形成其上 的薄膜。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将层间薄膜 117 处理为想要 的形状。这里， 处理层间薄膜 117 以便在如同触点 118a 一样刻蚀布线层 116 的同时在如同 触点 118b 一样同时处理绝缘膜 113 之前结束刻蚀。然后， 形成第二布线层 116 以便第二布 线层 116 连接到第一布线层 112。
     可以在衬底 110、 基膜 111、 第一布线层 112、 绝缘膜 113、 有源层 114 和 115、 第二 布线层 116、 或者层间薄膜 117 上形成第三布线层 119。这里， 包含金属粒子例如 Ag( 银 )、 Au( 金 )、 Cu( 铜 )、 W( 钨 )、 或者 Al( 铝 ) 作为主要组分的合成物用作形成布线层 119 的材 料。另外， 可以结合透光材料例如氧化铟锡 (ITO)、 包含氧化铟锡和氧化硅的 ITSO、 有机铟、 有机锡、 氧化锌、 氮化钛。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将第三布线 层 119 形成为想要的形状。
     注意， 在图 22A 中， 参考数字 Ctft17 表示晶体管 17 的寄生电容元件， Cclk1 表示 输出端子 L 和第一时钟信号线 CLK1 的寄生电容元件， Cclk2 表示输出端子 L 和第二时钟信 号线 CLK2 的寄生电容元件。图 22A 中的参考数字 x 表示在寄生电容元件 Ctft17 中其上存 在有源层的第一布线层的宽度。参考数字 y 表示在寄生电容元件 Cclk1 和 Cclk2 中在第一 个布线层的上端和第二布线层的下端之间的距离。
     这里， 在图 21 中， 由于使用第二布线层作为掩模形成有源层， 所以依照第二布线 层将它们形成一形状。因此， 将有源层形成为具有例如围绕第二布线层的形状。因而， 提高 覆盖第二布线层的第三布线层的覆盖度， 并可以防止第三布线层的断开。 也就是说， 因为例 如当有源层的周界的形状和第二布线层的周界的形状相同或者几乎相同时， 或者当第二布 线层围绕有源层时， 第二布线层上的层间薄膜的圆锥角比有源层形成为具有例如围绕第二 布线层的形状的情况更尖锐。
     另外， 在图 21 中， 电源线 Vss、 第一时钟信号线 CLK1、 第二时钟信号线 CLK2 的每个 由布线层和有源层形成， 它们被提供在基本上平行于电路 10 延展的方向 ( 显示为 10ext)。 因而， 在提供多个电路 10 情况下， 布线的长度增加并因此导线电阻增加， 因而， 可以防止故 障和由电源线的电压降引起的功耗增加。 另外， 可以抑制由信号波形的失真所引起的故障， 电路正常地运行下电压范围的减少。
     电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 可以提供在形成电路 10 的元件的外面。另外， 与第一时钟信号线 CLK1 和第二时钟信号线 CLK2 相对地提供电源 线 Vss。因而， 可以防止电源线交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 ； 因而， 可 以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
     在图 21 中， 晶体管 11 的沟道长度方向 ( 显示为 Ch1) 和晶体管 12 的沟道长度方
     向 ( 显示为 Ch2) 可以大体上垂直。对于该结构， 可以最小化晶体管 11 和 12 占有的衬底的 面积， 并且减小电路规模。另外， 晶体管 13 和 16 的沟道长度方向 ( 显示为 Ch1) 可以大体 上彼此平行。它们可以共用一个源电极或者一个漏电极。因而， 可以最小化由晶体管 13 和 16 占用的衬底的面积， 并且可以减小电路规模。
     另外， 晶体管 15 和 17 的沟道长度方向 ( 显示为 Ch2) 可以大体上彼此平行， 并且 他们可以共用一个源电极或者一个漏电极。因而， 可以最小化由晶体管 15 和 17 占用衬底 的面积， 并且可以减小电路规模。
     然后， 描述设计晶体管 13 和 17 的形状以保持电极 SR 的电位处在 H 水平从而根据 图 23 固定端子 P 和输出端子 L 的电位的情况下电路 10 的顶视图。图 23 的顶视图中显示 的电路 10 具有如图 21 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 端子 P， 电极 SR， 和 输出端子 L， 连接关系也相似 ； 然而， 晶体管 13 和 17 的第一布线层形状不同。因而， 当使晶 体管 13 和 17 的第一个布线层的面积的平均数大于电路 10 的晶体管 12 中的第一布线层的 面积时， 可以使与电极 SR 有关的寄生电容的值较大 ； 因而， 优选甚至在复位操作之后电极 SR 的电位可以维持在 H 电平上。
     另外， 如图 23 所示， 在电路 10 中将电极 SR 做成曲线以便不形成线条形。因而， 引 导电极 SR 的长度比第 k 级的电路 10( 显示为 10k) 和第 (k+1) 级的电路 10( 显示为 10k+1) 之间的距离大。因此， 可以提高与电极 SR 有关的寄生电容的值以便甚至在复位操作之后电 极 SR 的电位维持在 H 水平。另外， 图 23 的顶视图中显示的电路 10 具有与图 21 中不同的 的输出端子 L 交叉时钟信号线的区域的结构。在图 23 显示的电路 10 中， 在输出端子 L 交 叉时钟信号线的区域中， 用第三布线层形成输出端子 L， 可以用第二布线层和有源层形成时 钟信号线。
     然后， 参考图 24A 和 24B 描述使用薄膜晶体管作为晶体管的情况下的沿图 23 中的 线 a-a′和 b-b′的横剖面图。图 24A 和 24B 显示的结构具有如图 22A 和 22B 显示的结构 的衬底 110、 基膜 111、 第一布线层 112、 绝缘 115、 第二布线层 116、 层间薄膜 117、 和第三布 线层 119。另外， 图 24A 和 24B 显示的结构具有连接第三布线层 119 和第二布线层 116 的触 点 118a、 和连接第三布线层 119 和第一布线层 112 的触点 118b。
     注意， 在图 24A 中， 参考数字 Ctft17 表示晶体管 17 的寄生电容元件， Cclk1 表示 输出端子 L 和第一时钟信号线 CLK1 的寄生电容元件， Cclk2 表示输出端子 L 和第二时钟信 号线 CLK2 的寄生电容元件。图 24A 中的参考数字 x 表示在寄生电容元件 Ctft17 中其上存 在有源层的第一布线层的宽度。参考数字 y 表示在寄生电容元件 Cclk1 和 Cclk2 中在第一 个布线层的上端和第二布线层的下端之间的距离。
     这里， 寄生电容元件 Ctft17 的电容值随着 x 变大而变大。同时， 寄生电容元件 Cclk1 和 Cclk2 的电容值随 y 增大而变小。当如图 24A 所示通过使 x 变大而增大寄生电容 元件 Ctft17 的电容值时， 与电极 SR 有关的寄生电容值增加 ； ； 因而， 电极 SR 的电位维持在 H 电平上。另外， 当如图 24B 通过使 y 增大来减少寄生电容元件 Cclk1 和 Cclk2 的电容值 时， 可以减少由于通过寄生电容元件 Cclk1 和 Cclk2 的第一时钟信号线 CLK1 和第二时钟信 号线 CLK2 的电位变化引起的输出端子 L 的电位变化。因此， 可以用第一布线层形成第一时 钟信号线 CLK1 和第二时钟信号线 CLK2。
     然后， 参照图 25 描述除去时钟信号线和输出端子 L 的交叉电容以便输出端子 L 不受时钟信号线的电位的变化的影响的情形的顶视图。图 25 的顶视图显示的电路 10 具有如 图 21 和图 23 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 端子 P， 电极 SR， 和输出端子 L， 连接关系也相似 ； 然而， 第一时钟信号线 CLK1、 第二时钟信号线 CLK2、 和晶体管 11 和 12 的排列与图 21 和图 23 不同。
     在图 25 中， 电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 由第二布 线层和有源层形成， 并按照大体上平行于电路 10 延展的方向 ( 显示为 10ext) 提供。因而， 在提供多个电路 10 情况下， 引导布线的长度增加并因此导线电阻增加， 因而， 可以防止故 障和由电源线的电压降引起的功耗增加。 另外， 可以抑制由信号波形的失真所引起的故障， 电路正常地运行下电压范围的减少。
     电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 可以提供在形成电路 10 的元件的外面。另外， 电源线 Vss、 第一时钟信号线 CLK1 和第二时钟信号线 CLK2 相对于 第一晶体管、 第三晶体管、 第二晶体管、 和第四晶体管可以提供在与提供输出端子 L 的侧面 相对的同一侧面上。因而， 可以防止输出端子 L 交叉第一时钟信号线 CLK1 和第二时钟信号 线 CLK2 ； 因而， 可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
     另外， 晶体管 11 的沟道长度方向 ( 显示为 Ch1) 和晶体管 12 的沟道长度方向 ( 显 示为 Ch2) 可以大体上平行。对于该结构， 可以最小化晶体管 11 和 12 占有的衬底的面积， 并可以减小电路规模， 也可以防止输出端子 L 交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的区域的产生。 然后， 参考图 26 描述底栅晶体管用作晶体管和有源层和布线层分别处理成想要 形状的情形的本发明的移位寄存器电路的情况下的顶视图。在图 26 中， 仅仅描述第 k 级的 电路 10( 显示为 10k) 和第 (k+1) 级的电路 10( 显示为 10k+1) ； 然而， 本发明不局限于此， 电路 10 具有许多级。另外， 图 26 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 和端子 P 分别对应于图 1B 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 和端子 P。为了减少布 局面积， 布置在图 1A 至 1C 的电路 10 外面的电极 SR 和输出端子 L 布置在图 26 的电路 10 的内部。注意在涉及本实施例方式的顶视图中， 由虚线指出的区域是在该区域上的层中具 有另一个层的区域。
     然后， 参考图 27A 和 27B 描述使用薄膜晶体管作为晶体管的情况下的沿图 26 中的 线 a-a′和 b-b′的横剖面图。图 27A 和 27B 显示的结构具有衬底 120、 基膜 121、 第一布线 层 122、 绝缘膜 123、 有源层 124 和 125、 第二布线层 126、 层间薄膜 127、 和第三布线层 129。 和 另外， 图 27A 和 27B 显示的结构具有连接第三布线层 129 和第二布线层 126 的触点 128a、 连接第三布线层 129 和第一布线层 122 的触点 128b。将逐步地描述图 27A 和 27B 显示的结 构。
     首先， 衬底 120 可以是由钡硼硅玻璃、 铝硼硅玻璃等等形成的玻璃衬底 ； 石英衬 底、 硅衬底、 金属衬底、 不锈钢衬底、 或者塑料衬底。另外， 可以通过 CMP 等等抛光衬底 120 以平面化衬底 120 的表面。
     然后， 在衬底 120 上形成基膜 121。基膜 121 可以通过已知的方法例如 CVD、 等离 子体 CVD、 溅射、 或者旋涂由氮化铝 (AlN)、 氧化硅 (SiO2)、 氮氧化硅 (SiOxNy) 等等的单层或
     者叠层形成。注意基膜 121 具有阻挡杂质例如污染物进入衬底 120 的作用。当不形成基膜 121 时， 简化制造工艺， 并降低成本。然后， 在衬底 120 或者基膜 121 上形成第一布线层 122。 这里， 可以通过光刻法、 液 滴释放方法、 印刷方法等等将第一布线层 122 形成为想要的形状。
     然后， 在衬底 120、 基膜 121、 或者第一布线层 122 上形成绝缘膜 123。 这里， 绝缘膜 123 可以由氧化硅 (SiO2) 或者氮氧化硅 (SiOxNy) 形成。
     然后， 在衬底 120、 基膜 121、 第一布线层 122、 或者绝缘膜 123 上形成有源层 124 和 125。这里， 有源层 124 和 125 可以由非晶硅 (a-Si) 形成， 可以在相同的薄膜形成装置中连 续地形成有源层 124 和 125。有源层 125 具有比有源层 124 高的导电率。注意沟道区、 具体 地说有源层 124、 和绝缘膜 123 之间的分界面附近的区域可以比有源层 124 的其它区域更致 密。因而， 可以抑制晶体管的退化， 可以加速有源层 124 的薄膜形成率 ； 因而， 提高产量。
     在衬底 120、 基膜 121、 第一布线层 122、 绝缘膜 123、 或者有源层 124 和 125 上形 成第二布线层 126。这里， 包含作为主要成分的金属粒子例如 Ag( 银 )、 Au( 金 )、 Cu( 铜 )、 W( 钨 )、 或者 Al( 铝 ) 的合成物可以用作用于形成第二布线层 126 的材料。另外， 可以结合 透光材料例如氧化铟锡 (ITO)、 包含氧化铟锡和氧化硅的 ITSO、 有机铟、 有机锡、 氧化锌、 氮 化钛。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将第二布线层 126 形成为想要 的形状。
     然后， 在衬底 120、 基膜 121、 第一布线层 122、 绝缘膜 123、 或者有源层 124 和 125、 或者第二布线层 126 上形成层间薄膜 127。 这里， 层间薄膜 127 可以由绝缘材料例如氧化硅、 硅树脂氮化物、 氮氧化硅、 氧化铝、 氮化铝、 氮氧化铝或者其他的无机绝缘材料 ； 丙烯酸或者 甲基丙烯酸， 或者其衍生物 ； 耐热聚合物例如聚酰亚胺、 芳香族聚酰胺、 聚苯并咪唑 ； 或者 硅氧烷树脂形成。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将层间薄膜 127 处 理为想要的形状。当层间薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亚胺形成时， 层间薄膜具有弯曲侧面， 其中曲率半径连续地改变， 优选在不分开的情况下形成在其上的 薄膜。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将层间薄膜 127 处理为想要的 形状。这里， 可以处理层间薄膜 127 以便在如同触点 128a 一样刻蚀布线层 126 同时也如同 触点 128b 一样处理绝缘膜 123 之前结束刻蚀。然后， 形成第二布线层 126 以便第二布线层 126 连接到第一布线层 122。
     在衬底 120、 基膜 121、 第一布线层 122、 绝缘膜 123、 有源层 124 和 125、 第二布线层 126 或者层间薄膜 127 上形成第三布线层 129。这里， 包含金属粒子例如 Ag( 银 )、 Au( 金 )、 Cu( 铜 )、 W( 钨 )、 或者 Al( 铝 ) 作为主要组分的合成物用作形成第三布线层 129 的材料。 另外， 可以结合透光材料例如氧化铟锡 (ITO)、 包含氧化铟锡和氧化硅的 ITSO、 有机铟、 有 机锡、 氧化锌、 氮化钛。另外， 可以通过光刻法、 液滴释放方法、 印刷方法等等将第三布线层 129 形成为想要的形状。
     注意， 在图 27A 中， 参考数字 ctft17 表示晶体管 17 的寄生电容元件， Cclk1 表示 输出端子 L 和第一时钟信号线 CLK1 的寄生电容元件， Cclk2 表示输出端子 L 和第二时钟信 号线 CLK2 的寄生电容元件。图 27A 中的参考数字 x 表示在寄生电容元件 Ctft17 中其上存 在有源层的第一布线层的宽度。参考数字 y 表示在寄生电容元件 Cclk1 和 Cclk2 中在第一 个布线层的上端和第二布线层的下端之间的距离。这里， 为了增加 y， 在线 b-b′的截面图 中输出端子 L 交叉第一时钟线 CLK1 和第二时钟信号线 CLK2 的区域中， 可以形成有源层 124 和 125。由于在图 26 中使用不同的掩模分别形成有源层和第二布线层， 所以具有有源层 的区域不必形成在除了其中的晶体管区域之外的第二布线层中。另外， 如同在图 26 中输出 端子 L 交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的区域一样， 有源层可以形成在 除了晶体管区域之外的第二布线层中。
     另外， 在图 26 中， 电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 的每 个由布线层和有源层形成， 并按照大体上平行于电路 10 延开的方向 ( 显示为 10ext) 提供。 因而， 在提供多个电路 10 情况下， 引导布线的长度增加并因此导线电阻增加， 因而， 可以防 止故障和由电源线的电压降引起的功耗增加。另外， 可以抑制由信号波形的失真所引起的 故障， 电路正常地运行下电压范围的减少。
     电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 可以提供在形成电路 10 的元件的外面。另外， 与第一时钟信号线 CLK1 和第二时钟信号线 CLK2 相对地提供电源 线 Vss。因而， 可以防止电源线交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 ； 因而， 可 以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
     在图 26 中， 晶体管 11 的沟道长度方向 ( 显示为 Ch1) 和晶体管 12 的沟道长度方 向 ( 显示为 Ch2) 可以大体上垂直。对于该结构， 可以最小化晶体管 11 和 12 占有的衬底的 面积， 并且减小电路规模。
     另外， 晶体管 13 和 16 的沟道长度方向 ( 显示为 Ch1) 可以大体上彼此平行 ； 它们 可以共用一个源电极或者一个漏电极。因而， 可以最小化由晶体管 13 和 16 占用的衬底的 面积， 并且可以减小电路规模。另外， 晶体管 15 和 17 的沟道长度方向 ( 显示为 Ch2) 可以 大体上彼此平行， 并且它们可以共用一个源电极或者一个漏电极。 因而， 可以最小化由晶体 管 15 和 17 占用的衬底的面积， 并且可以减小电路规模。
     然后， 参考图 28 描述设计晶体管 13 和 17 的形状以保持电极 SR 的电位处在 H 水 平从而固定端子 P 和输出端子 L 的电位的情况下电路 10 的顶视图。图 28 的顶视图中显示 的电路 10 具有如图 26 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 端子 P， 电极 SR， 和 输出端子 L， 连接关系也相似 ； 然而， 晶体管 13 和 17 的第一布线层形状不同。因而， 当使晶 体管 13 和 17 的第一个布线层的面积的平均数大于电路 10 的晶体管 12 中的第一布线层的 面积时， 可以使与电极 SR 有关的寄生电容的值较大 ； 因而， 优选甚至在复位操作之后电极 SR 的电位可以维持在 H 电平上。
     另外， 如图 28 所示， 在电路 10 中将电极 SR 做成曲线以便不形成线条形。因而， 引 导电极 SR 的长度比第 k 级的电路 10( 显示为 10k) 和第 (k+1) 级的电路 10( 显示为 10k+1) 之间的距离大。因此， 可以提高与电极 SR 有关的寄生电容的值以便甚至在复位操作之后电 极 SR 的电位维持在 H 水平。
     另外， 图 28 的顶视图中显示的电路 10 具有与图 26 中不同的输出端子 L 交叉时钟 信号线的区域的结构。在图 28 显示的电路 10 中， 在输出端子 L 交叉时钟信号线的区域中， 用第三布线层形成输出端子 L， 可以用第二布线层形成时钟信号线。
     然后， 参考图 29A 和 29B 描述使用薄膜晶体管作为晶体管的情况下的沿图 28 中的 线 a-a′和 b-b′的横剖面图。图 29A 和 29B 显示的结构具有如图 27A 和 27B 显示的结构 的衬底 120、 基膜 121、 第一布线层 122、 绝缘膜 123、 有源层 124 和 125、 第二布线层 126、 层 间薄膜 127、 和第三布线层 129。另外， 图 29A 和 29B 显示的结构具有连接第三布线层 129和第二布线层 126 的触点 128a、 连接第三布线层 129 和第一布线层 122 的触点 128b。
     注意， 在图 29A 中， 参考数字 ctft17 表示晶体管 17 的寄生电容元件， Cclk1 表示 输出端子 L 和第一时钟信号线 CLK1 的寄生电容元件， Cclk2 表示输出端子 L 和第二时钟信 号线 CLK2 的寄生电容元件。图 29A 中的参考数字 x 表示在寄生电容元件 Ctft17 中其上存 在有源层或者第二布线层的第一布线层的宽度。参考数字 y 表示在寄生电容元件 Cclk1 和 Cclk2 中在第一个布线层的上端和第二布线层的下端之间的距离。
     这里， 寄生电容元件 Ctft17 的电容值随 x 增大而变大。 同时， 寄生电容元件 Cclk1 和 Cclk2 的电容值随 y 增大而变小。 当寄生电容元件 ctft17 的电容值如图 29A 所示随 x 增 大而增加时， 与电极 SR 有关的寄生电容值增加 ； 因而， 电极 SR 的电位维持在 H 电平上。另 外， 当如图 29B 通过使 y 增大来减少寄生电容元件 Cclk1 和 Cclk2 的电容值时， 可以减少由 于通过寄生电容元件 Cclk1 和 Cclk2 的第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的电 位变化引起的输出端子 L 的电位变化。注意， 因此， 有源层和第一布线层不必要形成在第一 时钟信号线 CLK1 和第二时钟信号线 CLK2 的下面。另外， 可以用第一布线层形成第一时钟 信号线 CLK1 和第二时钟信号线 CLK2。
     然后， 参照图 30 描述除去时钟信号线和输出端子 L 的交叉电容以便输出端子 L 不 受时钟信号线的电位的变化的影响的情形的顶视图。图 30 的顶视图显示的电路 10 具有如 图 26 和图 28 中的晶体管 11， 12， 13， 15， 16， 和 17， 电容元件 14， 端子 P， 电极 SR， 和输出端子 L， 连接关系也相似 ； 然而， 第一时钟信号线 CLK1、 第二时钟信号线 CLK2、 和晶体管 11 和 12 的排列与图 26 和图 28 不同。
     在图 30 中， 电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 由第二布 线层形成， 它们被提供在基本上平行于电路 10 延展的方向 ( 显示为 10ext)。因而， 在提供 多个电路 10 情况下， 引导布线的长度增加并因此导线电阻增加， 因而， 可以防止故障和由 电源线的电压降引起的功耗增加。 另外， 可以抑制由信号波形的失真所引起的故障， 电路正 常地运行下电压范围的减少。
     电源线 Vss、 第一时钟信号线 CLK1、 和第二时钟信号线 CLK2 可以提供在形成电路 10 的元件的外面。另外， 电源线 Vss、 第一时钟信号线 CLK1 和第二时钟信号线 CLK2 相对于 第一晶体管、 第三晶体管、 第二晶体管、 和第四晶体管可以提供在与提供输出端子 L 的侧面 相对的同一侧面上。因而， 可以防止输出端子 L 交叉第一时钟信号线 CLK1 和第二时钟信号 线 CLK2 ； 因而， 可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
     另外， 晶体管 11 的沟道长度方向 ( 显示为 Ch1) 和晶体管 12 的沟道长度方向 ( 显 示为 Ch2) 可以大体上平行。对于该结构， 可以最小化晶体管 11 和 12 占有的衬底的面积， 并可以减小电路规模， 也可以防止输出端子 L 交叉第一时钟信号线 CLK1 和第二时钟信号线 CLK2 的区域的产生。
     实施例模式 5
     在本实施例模式中， 描述通过实施例模式 1 至 4 描述的使用本发明的移位寄存器 电路的显示面板的配置例子、 和使用本发明的移位寄存器电路的整体显示器件。注意在说 明书中， 显示面板涉及用于显示静止图像或者活动图像的器件， 其具有其中像素排列 ( 像 素区域 ) 在衬底例如玻璃衬底、 塑料衬底、 石英衬底、 硅衬底上的区域。另外， 显示器件涉及 用于在显示面板上显示图像的系统化器件， 其具有用于将从外部输入的导电信号转换为分别地控制像素的光学状态的数据信号的电路， 驱动电路用于按时间划分数据信号并将它们 写入像素。另外， 显示器件包括用于处理数据信号的电路从而使图像最佳地显示在显示面 板上。
     本发明的移位寄存器电路用作形成显示器件的驱动电路的一部分。另外， 考虑生 产率、 生产成本、 可靠性等等， 多种方法用于将本发明的移位寄存器电路设置到显示器件。 这里， 参照图 31A 至 31E 描述用于将本发明的移位寄存器电路设置到显示器件的方法的例 子。
     图 31A 说明是外围驱动器电路的数据线驱动器和扫描线驱动器与具有像素区域 的衬底结合的情形的显示面板。 图 31A 显示的显示面板 200a 包括像素区域 201a、 数据线驱 动器 202a、 扫描线驱动器 203a、 和连接线衬底 204a。像素区域 201a 是其中排列像素的区 域； 像素阵列可以是带状型或者三角型。另外， 像素区域 201a 可以包括是用于将分别控制 光学状态的数据信号写入像素的布线的数据信号线。另外， 像素区域 201a 可以包括是用于 选择像素列到用于分别地控制光学状态的数据信号的布线的扫描线。
     数据线驱动器 202a 说明用于根据待显示在像素区域 201a 上的图像控制数据信号 线的电状态的电路。数据线驱动器 202a 可以具有本发明的移位寄存器电路以便通过依据 时间分隔划分它们控制许多信号数据线。
     扫描线驱动器 203a 是用于控制扫瞄线的电状态的电路， 扫瞄线是用于将像素列 选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器 203a 可以具有用于顺 序扫描许多扫描线， 选择像素列至用于分别控制光状态的数据信号、 将数据信号写入像素， 从而在像素区域 201a 上显示图像的本发明的移位寄存器电路。
     连接布线衬底 204a 是拥有用于将显示面板 200a 连接至用于驱动显示面板 200a 的外部电路的布线的衬底。当连接布线衬底 204a 由聚酰亚胺等的柔性衬底形成时， 较容易 地将显示面板 200a 设置在具有可移动部分的外壳中。另外， 当具有显示面板 200a 的外壳 受到强烈地冲击时， 如果连接布线衬底 204a 是柔性的， 冲击被连接布线衬底 204a 吸引 ； 因 而， 有由连接部分 205a 剥落导致断路的危险降低。
     在图 31A 显示的显示面板 200a 中， 数据线驱动器 202a 和扫描线驱动器 203a 与拥 有像素区域 201a 的衬底结合 ； 因而， 可以降低生产成本， 因为连接点的数目小所以可以增 加抗冲击力。
     图 31B 说明是外围驱动器电路的扫描线驱动器与拥有像素区域的衬底结合的情 形的显示面板， 在衬底上提供数据线驱动器作为制造在单晶衬底上的 IC( 该方法也称为 COG)。图 31B 显示的显示面板 200b 包括像素区域 201b、 数据线驱动器 202b、 扫描线驱动器 203b、 和连接布线衬底 204b。
     像素区域 201b 是其中排列像素的区域 ； 像素阵列可以是带状型或者三角型。另 外， 像素区域 201b 可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数 据信号线。另外， 像素区域 201b 可以包括是用于选择像素列至用于分别地控制光学状态的 数据信号的布线的扫描线。数据线驱动器 202b 说明用于根据待显示在像素区域 201b 上的 图像控制数据信号线的电状态的电路。数据线驱动器 202b 可以具有本发明的移位寄存器 电路以便通过依据时间分隔划分它们来控制许多信号数据线。
     扫描线驱动器 203b 是用于控制扫瞄线的电状态的电路， 扫瞄线是用于将像素列选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器 203b 可以具有用于连 续扫描许多扫描线， 选择像素列至用于分别地控制光学状态的数据信号， 和将数据信号写 入像素， 从而在像素区域 201b 上显示图像的本发明的移位寄存器电路。
     连接布线衬底 204b 是拥有用于将显示面板 200b 连接至用于驱动显示面板 200b 的外部电路的布线的衬底。当连接布线衬底 204b 由聚酰亚胺等的柔性衬底形成时较容易 将显示面板 200b 设置在具有可移动部分的外壳中。另外， 当具有显示面板 200b 的外壳受 到强烈地冲击时， 如果连接布线衬底 204b 是柔性的， 冲击被连接布线衬底 204b 吸引 ； 因而， 由连接部分 205b 剥落导致断路的危险降低。
     在图 31B 显示的显示面板 200b 中， 扫描线驱动器 203b 与拥有像素区域 201b 的衬 底结合 ； 因而， 可以降低生产成本， 因为连接点的数目小所以可以增加抗冲击力。 另外， 由于 设置使用单晶衬底制造的 IC 作为数据线驱动器 202b， 因此可以使晶体管特性非常小的变 化制造显示面板 ； 因而， 可以提高显示器件的产量。 另外， 由于降低工作电压， 所以可以降低 功耗。
     图 31C 说明在拥有像素区域的衬底上制造是外围驱动器电路的数据线驱动器和 扫描线驱动器作为单晶衬底上的 IC， 从而完成 COG 的情形的显示面板。图 31C 显示的显示 面板 200c 包括像素区域 201c、 数据线驱动器 202c、 扫描线驱动器 203b、 和连接布线衬底 204c。 像素区域 201c 是其中排列像素的区域 ； 像素阵列可以是带状型或者三角型。另 外， 该像素区域 201c 可以包括是用于将分别地控制光学状态的数据信号写入像素的布线 的数据信号线。另外， 像素区域 201c 可以包括是用于选择像素列至用于分别地控制光学状 态的数据信号的布线的扫描线。
     数据线驱动器 202c 说明用于根据待显示在像素区域 201c 上的图像控制数据信号 线的电状态的电路。数据线驱动器 202c 可以具有本发明的移位寄存器电路以便通过依据 时间分隔划分它们来控制许多信号数据线。
     扫描线驱动器 203c 是用于控制扫瞄线的电状态的电路， 扫瞄线是用于将像素列 选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器 203c 可以具有用于连 续扫描许多扫描线， 选择像素列至用于分别地控制光学状态的数据信号， 和将数据信号写 入像素， 从而在像素区域 201c 上显示图像的本发明的移位寄存器电路。
     连接布线衬底 204c 是拥有用于将显示面板 200c 连接至用于驱动显示面板 200c 的外部电路的布线的衬底。当连接布线衬底 204c 由聚酰亚胺等的柔性衬底形成时， 较容易 地将显示面板 200c 设置在具有可移动部分的外壳中。另外， 当具有显示面板 200c 的外壳 受到强烈冲击时， 如果连接线衬底 204c 是柔性的， 冲击被连接布线衬底 204c 吸引 ； 因而， 由 连接部分 205c 剥落导致断路的危险降低。
     另外， 由于设置图 31C 显示的显示面板作为使用单晶衬底制造的 IC， 设置 IC 作为 数据线驱动器 202c 和扫描线驱动器 203c， 可以使晶体管特性非常小地变化来制造显示面 板； 因而， 可以提高显示器件的产量。另外， 由于降低工作电压， 所以可以降低功耗。
     图 31D 说明是外围驱动器电路的扫描线驱动器与拥有像素区域的柔性衬底结合 的情形的显示面板， 数据线驱动器作为制造在单晶衬底上的 IC 被提供在柔性衬底上并且 与其连接 ( 该方法也称为 TAB)。图 31D 显示的显示面板 200d 包括像素区域 201d、 数据线
     驱动器 202d、 扫描线驱动器 203b、 和连接布线衬底 204d。
     像素区域 201d 是其中排列像素的区域 ； 像素阵列可以是带状型或者三角型。另 外， 像素区域 201d 可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数 据信号线。另外， 像素区域 201d 可以包括是用于选择像素列至用于分别地控制光学状态的 数据信号的布线的扫描线。
     数据线驱动器 202c 表示根据将在像素区域 201d 上显示的图像控制数据信号线电 状态的电路。数据线驱动器 202d 具有本发明的移位寄存器电路， 以便控制通过时间间隔将 其分开的多个信号数据线。
     扫描线驱动器 203d 是用于控制扫描线电状态的电路， 其是用于选择像素列至单 独控制光学状态的数据信号的的布线。扫描线驱动器 203d 具有本发明的移位寄存器， 用于 顺序地连续扫描多个扫描线， 选择像素列至用于单独控制光学状态的数据信号， 并且将数 据信号弯曲移动 (writhing) 到像素中， 从而在像素区 201d 上显示图像。
     连接布线衬底 204d 是提供有用于将显示面板 200d 连接到用于驱动显示面板 200d 的外部电路的布线的衬底， 当连接布线衬底 204d 由聚酰亚胺等的柔性衬底形成时， 较容易 将显示面板 200d 安装在具有可移动部件的外壳中。 而且， 当剧烈地冲击具有显示面板 200d 的外壳时， 如果连接布线衬底 204d 是柔性的， 则该冲击可由连接布线衬底 204d 吸收 ； 由此， 由剥离连接部分 205d 而导致的断路的危险降低。
     在图 31D 显示的显示面板 200d 中， 扫描线驱动器 203c 与拥有像素区域 201b 的衬 底结合 ； 因而， 可以降低生产成本， 因为连接点的数目小所以可以增加抗冲击力。 另外， 由于 设置使用单晶衬底制造的 IC 作为数据线驱动器 202d， 因此可以使晶体管特性非常小的变 化制造显示面板 ； 因而， 可以提高显示器件的产量。 另外， 由于降低工作电压， 所以可以降低 功耗。另外， 由于数据线驱动器 202d 连接在连接布线衬底 204d 上， 所以可以减小除像素区 域 201d 以外的显示面板 200d 中的区域 ( 也称为框架 )， 从而显示器件可以具有较高的增加 值。另外， 如果该连接布线衬底是柔性的， 当具有显示面板 200d 的外壳受到强烈冲击时， 连 接布线衬底 204d 吸收数据线驱动器 204d 上的冲击 ； 因而， 由于从连接布线衬底 204d 剥离 数据线驱动器 202d 而导致断路的危险降低。
     图 31E 说明在拥有称为 TAB 的像素区域的衬底上制造是外围驱动器电路的数据线 驱动器和扫描线驱动器作为单晶衬底上的 IC。图 31E 显示的显示面板 200e 包括像素区域 201e、 数据线驱动器 202e、 扫描线驱动器 203e、 和连接布线衬底 204e。
     像素区域 201e 是其中排列像素的区域 ； 该像素阵列可以是带状型或者三角型。 另 外， 像素区域 201e 可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数 据信号线。另外， 像素区域 201e 可以包括是用于选择像素列至用于分别地控制光学状态的 数据信号的布线的扫描线。
     数据线驱动器 202e 说明用于根据待显示在像素区域 201e 上的图像控制数据信号 线的电状态的电路。数据线驱动器 202e 可以具有本发明的移位寄存器电路以便通过依据 时间分隔划分它们来控制许多信号数据线。
     扫描线驱动器 203e 是用于控制扫瞄线的电状态的电路， 扫瞄线是用于将像素列 选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器 203e 可以具有根据本 发明的移位寄存器电路， 用于连续扫描许多扫描线， 选择像素列至用于分别地控制光学状态的数据信号， 和将数据信号写入像素， 从而在像素区域 201e 上显示图像。
     连接布线衬底 204e 是拥有用于将显示面板 200e 连接至用于驱动显示面板 200e 的外部电路的布线的衬底。当连接布线衬底 204e 由聚酰亚胺等的柔性衬底形成时， 较容易 地将显示面板 200e 设置在具有可移动部分的外壳中。另外， 当具有显示面板 200e 的外壳 受到强烈地冲击时， 如果连接布线衬底 204e 是柔性的， 冲击被连接布线衬底 204e 吸收 ； 因 而， 由连接部分 205e 的剥离导致断路的危险降低。
     由于设置使用单晶衬底制造的 IC 作为图 31E 显示的显示面板 200e 中的数据线驱 动器 202e 和扫描线驱动器 203e， 可以使晶体管特性非常小的变化来制造显示面板 ； 因而， 可以提高显示器件的产量。另外， 由于降低运行电压， 所以可以降低功耗。另外， 由于数据 线驱动器 202e 连接在连接布线衬底 204e 上， 所以可以减少显示面板 200e 的框架， 从而显 示器件可以具有较高的增加值。另外， 如果该连接布线衬底 204e 是柔性的， 当具有显示面 板 200e 的外壳受到强烈冲击时， 连接布线衬底 204e 吸收数据线驱动器 204e 上的冲击 ； 因 而， 由于从连接布线衬底 204e 剥离数据线驱动器 202e 和扫描线驱动器 203e 而导致断路的 危险降低。
     因而， 本发明的晶体管可以是任何种类的晶体管和形成在任何种类的衬底上。本 发明的移位寄存器电路可以形成在玻璃衬底、 塑料衬底、 单晶衬底、 SOI 衬底、 或者任何其他 的衬底上。 本发明的移位寄存器电路的一部分可以形成在一个衬底上同时本发明的移位寄 存器电路的另一部分可以形成在另外一个衬底上。也就是说， 不要求本发明的全部的移位 寄存器电路形成在相同的衬底上。
     然后， 参考图 32 描述包括本发明的移位寄存器电路的显示器件的配置实例。 图 32 显示的显示器件 220 具有图 31A 至 31E 的显示面板 200、 外部驱动电路 221、 和连接布线衬 底 204。
     显示面板 200 具有像素区域 201、 数据线驱动器 202、 和扫瞄线驱动器 203。 由于上 面已经描述了显示面板 200， 所以这里不描述细节。 然而， 自然地， 可以依据多种方法设置图 32 显示的显示器件 220、 数据线驱动器 202 和扫描线驱动器 203。
     外部驱动电路 221 包括控制电路 210、 图像数据转换电路 211、 和电源电路 212。 另 外， 电源电路 212 可以拥有用于控制 / 图像数据转换电路的电源 CV、 用于驱动器的电源 DV、 用于像素电路的电源 PV。注意， 不需要根据像素区域 201 的配置将用于像素电路的电源 PV 提供于电源电路 212。
     连接布线衬底 204 可以通过连接部分 205 电连接至显示面板 200， 并可以通过连接 器 213 电连接至外部驱动电路 221。
     另外， 为了对应于如图 33 所示的具有大的像素区域的显示面板， 多个数据线驱 动 器 202(202-1， 202-2， 202-3， 和 202-4)、 多 个 扫 描 线 驱 动 器 203(203-1， 203-2， 203-3 和 203-4)、 多 个 连 接 布 线 衬 底 204(204-1， 204-2， 204-3， 204-4， 204-5， 204-6， 204-7， 和 204-8) 可以用于一个显示面板 200 和一个像素区域 201。这里， 在图 33 中， 显示使用四个 数据线驱动器 202 和四个扫描线驱动器 203 的情形作为实例 ； 然而， 数据线驱动器 202 和 扫描线驱动器 203 的数目没有具体限制， 可以使用作何数量。当数据线驱动器 202 和扫描 线驱动器 203 的数量较小时， IC 和连接点的数目较少 ； 因而， 可以提高可靠性并降低生产成 本。当数据线驱动器 202 和扫描线驱动器 203 的数目较大时， 每个驱动器需要的性能下降，因此可以提高产量。
     注意连接布线衬底 204 的数目优选两个或多个， 数据线驱动器 202 和扫描线驱动 器的各数目较少。当连接布线衬底 204 的数目大于驱动器的各数目时， 接触点的数目增加 ； 因而， 当接触点的数目增加时， 接触点处断开的缺陷增加。
     在图 32 中， 控制电路 210 连接到图像数据转换电路 211 和电源电路 212。另外， 控 制电路 210 通过连接器 213、 连接布线衬底 204、 和连接部分 205 连接到数据线驱动器 202 和 扫描线驱动器 203。另外， 图像数据转换电路 211 连接到输入图像数据的输入端子。另外， 图像数据转换电路 211 通过连接器 213、 连接布线衬底 204、 和连接部分 205 连接到数据线 驱动器 202。
     另外， 电源电路 212 为每个电路提供电源， 电源电路 212 中用于控制 / 图像数据转 换电路的电源 CV 连接到控制电路 210 和图像数据转换电路 211， 用于驱动器的电源 DV 通 过连接器 213、 连接线衬底 204、 和连接部分 205 连接到数据线驱动器 202 和扫描线驱动器 203 ； 用于像素电路的电源 PV 通过连接器 213、 连接线衬底 204、 和连接部分 205 连接到像素 区域 201。
     从电源 CV 提供给控制电路 210 和图像数据转换电路 211 的电压优选尽可能地低， 因为它们控制电路 210， 并且图像数据转换电路 211 实施逻辑运算， 因而， 希望是大约 3V。 另 外， 为了降低功耗， 从用于驱动器的电源 DV 的电压优选尽可能地低， 例如， 当 IC 用于数据线 驱动器 202 和扫描线驱动器 203 时。希望电压大约为 3V。另外， 数据线驱动器 202 和扫描 线驱动器 203 与显示面板 200 结合， 希望施加具有大约为晶体管阈值电压的两倍至三倍高 的增幅的电压。因而， 可以安全地运行该电路同时抑制功耗增加。
     控制电路 210 可以具有这样的配置以致于实施产生提供给数据线驱动器 202 和扫 描线驱动器 95 的时钟的操作、 产生并且供给定时脉冲的操作。另外， 控制电路 210 可以具 有这样的配置以致于实施产生提供给图像数据转换电路的时钟的操作、 产生将转换图像数 据输出至数据线驱动器 202 的定时脉冲的操作等。电源电路 212 可以具有这样的配置以便 当例如不需要运行图像数据转换电路 211、 数据线驱动器 202、 和扫描线驱动器 203 时停止 向每个电路供应电压的操作， 从而降低功耗。
     当图像数据向图像数据转换电路 211 输入时， 图像数据转换电路 211 根据从控制 电路 210 提供信号的时间将图像数据转换为输入至数据线驱动器 202 的数据， 然后， 向数据 线驱动电路 202 输出该数据。具体地说， 可以使用其中将用图像变换电路 211 将具有模拟 信号的图像数据输入变为数字信号， 然后， 将数字信号的图像数据输出至数据线驱动器 202 的配置。
     数据线驱动器 202 可以具有这样的配置以致根据时钟信号和来自于控制电路 210 的定时脉冲运行本发明的移位寄存器 ； 利用时间分隔接受向数据线驱动器 202 输入的图像 数据 ； 和根据已经接受的数据向许多数据线输出具有模拟值的数据电压或者数据电流。可 以依据来自于控制电路 2101 的闩锁脉冲实施输出到数据线的数据电压或者电流的更新。 另外， 为了复位本发明的移位寄存器电路， 可以输入用于复位操作的信号。另外， 为了向本 发明的移位寄存器电路中的晶体管施加反向偏置， 可以输入用于施加反向偏置的信号。
     根据输出到数据线的数据电压或者数据电流的更新， 扫描线驱动器 203 响应来自 于控制电路 210 的时钟信号和定时脉冲运行本发明的移位寄存器以连续地扫描扫描线 29。这里， 为了复位本发明的移位寄存器电路， 可以输入用于复位操作的信号。另外， 为了向本 发明的移位寄存器电路中的晶体管施加反向偏置， 可以输入用于施加反向偏置的信号。
     注意图 32 和图 33 中说明将扫描线驱动器 203 配置在一侧的实例 ； 然而， 扫描线驱 动器 203 可以配置在每一侧上来代替一侧。在将扫描线驱动器 203 配置在每一侧上的情况 下， 当设置在电子器件上时完成显示器件的左右平衡， 因此有利于增加排列的自由度。
     实施例模式 6
     在本实施例模式中， 参考图 34A 至 34H 描述通过使用本发明的移位寄存器获得的 电子器件。
     本发明可以用于多种电子器件。 具体地说， 本发明可以用于电子器件的显示器件。 如所指的电子器件， 可以列出照相机例如摄影机和数字照相机 ； 护目型显示器 ； 导航系统 ； 音频再现器件 ( 汽车音响、 音频元件等 ) ； 计算机 ； 游戏机 ； 携带式信息端子 ( 移动电脑、 蜂 窝电话、 便携式游戏机、 电子图书等等 ) ； 包括记录媒体的图像再现器件 ( 具体地说， 能够 再现记录媒体例如数字通用磁盘 (DVD) 的内容和具有可以显示数据图像的显示器件的装 置)； 等等。
     图 34A 显示包括外壳 3001、 支架 3002、 显示区 3003、 扬声器单元 3004、 视频输入端 子 3005 等等的电视接收机。本发明的显示器件可以用于显示区 3003。例如， 由于电视接收 器需要大的显示区， 因此图 33 显示的显示器件。注意显示器件包括， 尤其， 用于显示信息的 全部发光器件， 例如， 用于个人计算机， 用于 TV 广播接收， 或者用于广告显示。使用本发明 的移位寄存器电路的显示器件可以用于显示区 3003， 从而获得非常可靠的电子器件， 甚至 当受到噪音例如外部电磁波干扰时几乎不出现故障， 其中可以运行反向偏置应用。
     图 34B 显示包括主体 3101、 显示区 3102、 图像接收部分 3103、 操作键 3104、 外接端 口 3205、 快门 3106 等等的数字照相机。 使用本发明的移位寄存器电路的显示器件可以用于 显示区 3102， 从而获得非常可靠的数字照相机， 即使当受到噪音例如外部电磁波干扰时几 乎没有故障， 其中能够运行反向偏置应用。
     图 34C 显示包括主体 3201、 外壳 3202、 显示区 3203、 键盘 3204、 外接端口 3205、 点 击鼠标 3206 等的计算机。 使用本发明的移位寄存器电路的显示器件可以用于显示区 3203， 从而获得非常可靠的计算机， 即使当受到噪音例如外部电磁波干扰时几乎没有故障， 其中 能够运行反向偏置应用。
     图 34D 显示包括主体 3301、 显示区 3302、 开关 3303、 操作键 3304、 红外端口 3305 等等的移动计算机。使用本发明的移位寄存器电路的显示器件可以用于显示区 3302， 从而 获得非常可靠的移动计算机， 即使当受到噪音例如外部电磁波干扰时几乎没有故障， 其中 能够运行反向偏置应用。
     图 34E 显示装载有记录媒体 (DVD， 等等 ) 的移动图像再现装置 ( 具体地说， DVD 再现装置 )， 包括主体 3401、 外壳 3402、 显示区 A3403、 显示区 B 3404、 记录媒体读取部分 3405， 操作键 3406， 扬声器单元 3407 等。显示区 A 3403 主要显示图像信息， 而显示区 B 主 要显示文字信息。使用本发明的移位寄存器电路的显示器件可以用于显示区 A3403 和显示 区 B3404， 从而获得非常可靠的图像再现装置， 即使当受到噪音例如外部电磁波干扰时几乎 没有故障， 其中能够运行反向偏置应用。
     图 34F 显示包括主体 3501、 显示区 3502、 和支架部分 3503 的护目型显示器。可以通过将以上所述实施例模式的任何一个描述的显示器件应用于显示区 3502 来制造护目型 显示器。使用本发明的移位寄存器电路的显示器件可以用于显示区 3502， 从而获得非常可 靠的护目型显示器， 即使当受到噪音例如外部电磁波干扰时几乎不出现故障， 其中可以运 行反向偏置应用。
     图 34G 显示包括主体 3601、 显示区 3602、 外壳 3603、 外接端口 3604、 远程控制器接 收部分 3605、 图像接收部分 3606、 电池 3607、 音频输入部分 3608、 操作键 3609 等等的摄像 机。使用本发明的移位寄存器电路的显示器件可以用于显示区 3602， 从而获得非常可靠的 摄影机， 即使当受到噪音例 10 外部摄影机干扰时几乎没有故障， 其中能够运行反向偏置应 用。
     图 34H 显示包括主体 3701、 外壳 3702、 显示区 3703、 音频输入部分 3704、 音频输出 部分 3705、 操作键 3706、 外接端口 3707、 天线 3708 等等的蜂窝电话。使用本发明的移位寄 存器电路的显示器件可以用于显示区 3703， 从而获得非常可靠的蜂窝电话， 即使当受到噪 音例如外部移动电话干扰时几乎没有故障， 其中能够运行反向偏置应用。
     因而， 本发明可以用于所有领域的电子器件。
     本 申 请 基 于 2005 年 12 月 28 日 在 日 本 专 利 局 提 交 的 日 本 专 利 申 请 序 列 号 No.2005-378262， 其整个内容以引用的形式并入。

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1、(10)申请公布号 CN 102509560 A (43)申请公布日 2012.06.20 CN 102509560 A *CN102509560A* (21)申请号 201110374123.8 (22)申请日 2006.12.28 2005-378262 2005.12.28 JP 200610064339.3 2006.12.28 G11C 19/28(2006.01) G09G 3/20(2006.01) (71)申请人 株式会社半导体能源研究所 地址 日本神奈川县厚木市 (72)发明人 吉田泰则 (74)专利代理机构 中国专利代理(香港)有限公 司 72001 代理人 张金金 王忠忠。

2、 (54) 发明名称 半导体器件、 显示器件、 和电子器件 (57) 摘要 提供一种在由于噪音引起的故障为低、 功耗 低、 和特性变化小的情况中稳定运行的半导体器 件 ； 包括该半导体器件的显示器件 ； 和包括该显 示器件的电子器件。 输出端子连接到电源线， 从而 减小输出端子的电位变化。另外， 由于晶体管的 电容， 保持开启一个晶体管的栅电极电位。另外， 通过用于反向偏置的信号线减少晶体管特性的变 化。 (30)优先权数据 (62)分案原申请数据 (51)Int.Cl. 权利要求书 2 页 说明书 46 页 附图 46 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求。

3、书 2 页 说明书 46 页 附图 46 页 1/2 页 2 1. 一种半导体器件， 包括 ： 第一晶体管 ； 第二晶体管 ； 配置成进行二极管操作的元件 ； 其中所述第一晶体管的源极或漏极连接至所述第二晶体管的栅极， 其中所述第二晶体管的栅极连接至所述元件的正极， 其中所述第一晶体管的栅极连接至所述元件的负极。 2. 根据权利要求 1 的半导体器件， 其中所述第一晶体管和所述第二晶体管是 N 沟道型 晶体管。 3. 根据权利要求 1 的半导体器件， 其中所述第一晶体管和所述第二晶体管是 P 沟道型晶体管。 4. 一种半导体器件， 包括 ： 第一时钟信号线 ； 第二时钟信号线 ； 以及 输出端。

4、子 ； 其中所述第一时钟信号线和所述输出端子交叉 ； 其中所述第二时钟信号线和所述输出端子交叉 ； 其中所述第一时钟信号线和所述第二时钟信号线包括第一导电层， 以及 其中所述输出端子包括第二导电层。 5. 如权利要求 4 所述的半导体器件， 其中所述第二导电层是透明的。 6. 一种半导体器件， 包括电路， 所述电路包括 ： 晶体管 ； 第一时钟信号线 ； 第二时钟信号线 ； 以及 输出端子 ； 其中所述第一时钟信号线位于所述输出端子的关于所述晶体管相对的一侧 ； 其中所述第二时钟信号线位于所述输出端子的关于所述晶体管相对的一侧 ； 其中所述第一时钟信号线和所述第二时钟信号线的纵向平行于所述电路。

5、延伸的方向， 以及 其中所述输出端子的纵向和所述电路延伸的方向是正交的。 7. 如权利要求 6 所述的半导体器件， 其中所述第一时钟信号线、 所述第二时钟信号线和所述输出端子不交叉。 8. 一种发光器件， 包括 ： 第一晶体管 ； 第二晶体管 ； 配置成进行二极管操作的元件 ； 以及 发光元件， 权 利 要 求 书 CN 102509560 A 2 2/2 页 3 其中所述第一晶体管的源极或漏极连接至所述第二晶体管的栅极， 其中所述第一晶体管的栅极连接至所述元件的正极， 并且 其中所述第二晶体管的栅极连接至所述元件的负极。 9. 一种半导体器件， 包括 ： 信号端子 ； 偏置端子 ； 目标端子。

6、 ； 截止晶体管 ； 以及 晶体管， 其中所述截止晶体管的栅电极连接至所述偏置端子， 其中所述截止晶体管的源电极和漏电极其中之一连接至所述信号端子， 以及 其中所述截止晶体管的源电极和漏电极其中另一个连接至所述晶体管的栅电极。 10. 一种半导体器件， 包括 ： 信号端子 ； 偏置端子 ； 目标端子 ； 截止晶体管 ； 以及 晶体管， 其中所述截止晶体管的栅电极连接至所述偏置端子， 其中所述截止晶体管的源电极和漏电极其中之一连接至所述信号端子， 以及 其中所述截止晶体管的源电极和漏电极其中另一个连接至所述晶体管的栅电极。 11. 如权利要求 8 所述的发光器件， 其中所述发光器件包括像素区域。。

7、 12. 如权利要求 9 所述的发光器件， 其中所述半导体器件进一步包括像素区域。 13. 如权利要求 10 所述的发光器件， 其中所述半导体器件进一步包括像素区域。 权 利 要 求 书 CN 102509560 A 3 1/46 页 4 半导体器件、 显示器件、 和电子器件 技术领域 0001 本发明涉及半导体器件、 显示器件、 和电子器件。 背景技术 0002 移位寄存器电路是按照单级每一次施加一个脉冲移动其内容的方式运行的电路。 利用这个性能， 移位寄存器用于串行信号和并行信号相互转换的电路。将串行信号向并行 信号转换， 或者将并行信号向串行信号转换的上述电路主要用于具有彼此连接的电路的。

8、网 络。 用于在网络中彼此连接电路和发射信号的传播路径的数目通常较待传送的数据的数量 小。在此情况下， 并行信号在发射机电路中变为串行信号， 并顺序地发送给传输路径， 已经 顺序地发送的串行信号在接收机电路中变为并行信号。因而， 可以使用少量传播路径交换 信号。 0003 显示器件通过根据从外部输入的图像信号控制每一个像素的亮度来显示图象。 这 里， 因为难以使用等于像素数目的大量的来自外部的图像信号的传播路径， 所以图像信号 必须经过串并行转换。因此， 移位寄存器用于向显示器件发射图像信号的电路和用于驱动 接收图像信号的显示器件的电路。 0004 结合n沟道晶体管和P沟道晶体管的CMOS电路。

9、通常用于上述移位寄存器电路。 然 而， 为了在相同的衬底上方形成结合 n 沟道晶体管和 P 沟道晶体管的 CMOS 电路， 必须在相 同的衬底上方形成具有彼此相反导电类型的晶体管， 所以制造过程不可避免地变得复杂。 因此， 导致成本增加或者半导体器件的产量减少。 0005 因此， 已经设计全部具有相同极性的晶体管的电路(也称为单极电路)。 单极电路 能够省略制造过程中的一些步骤， 例如添加杂质元素的步骤。 从而， 抑制成本增加和产量减 少。 0006 例如， 考虑形成其中全部的晶体管具有 n 沟道极性的逻辑电路的情形。这种电路 具有当根据 n 沟道晶体管的阈值输出具有高电位电源的电势时， 输出。

10、信号的电压与输入信 号的电压相比衰减的问题。因此， 广泛地使用被称为自举电路的电路以便输出信号的电压 不衰减。 当在连接高电位电源的晶体管接通以便电流开始流过沟道之后与输出端子电容耦 合的晶体管的栅电极为浮置态时， 实现自举电路。 因而， 输出端子的电位上升并且晶体管的 栅电极的电位也相应地上升， 以便最后超过高电位电源的电势加上晶体管的阈电压。 从而， 可以使输出端的电势几乎等于高电位电源的电势。 0007 使用上述的自举电路， 可以实现其中甚至在使用单极晶体管情况下输出电 位不衰减的半导体器件。另外， 使用自举电路 ( 例如， 参考文献 1 ： 日本公开专利申请 No.2002-21511。

11、8 和参考文献 2 ： SID2005， p.1050， An Improved DynamicRatio Less Shift Register Circuit Suitable for LTPS-TFT LCD Panels)形成移位寄存器电路。 发明内容 0008 图 37A 和 37B 显示参考文献 2 中的传统的实例 ( 注意已经变化的参考码等等 )。 说 明 书 CN 102509560 A 4 2/46 页 5 在图37A和37B显示的移位寄存器电路中， 当输入信号输入到Vin时， 端子P1的电位上升并 且连接到信号线 V1 的晶体管导通。然后， 晶体管自举响应信号线 V1 的电。

12、位的上升， 所以信 号线 V1 的电位被送到下一级， 没有降低信号线 V1 的电势。图 37A 显示移位寄存器电路的 第一个四级的电路图， 以便帮助了解电路排布， 图 37B 显示由虚线围绕的图 37A 的一部分。 图 37B 显示用于形成图 37A 显示的电路的最小单元， 图 37B 的一个电路对应于图 37A 的电 路的一个输出端子 (OUT1 至 OUT4)。在说明书中， 电路的结构单位， 例如相对于图 37A 的图 37B 显示的， 被称为单级电路。这里， 用于控制端子 P1 和电源线 Vss 之间连接的接通 / 截止 的晶体管响应下一级的输出而导通。 然而， 因为晶体管导通的时间限于。

13、周期， 在该周期中下 一级的输出具有较高的电位(H电平)， 所以当较低的电位(L电平)输出到端子OUT1(也称 为非选择期间 ) 时在大部分周期中端子 P1 和端子 OUT1 处于浮置。这些也施加于下一级中 的端子 Px 和端子 OUTx。因此， 存在由于由时钟信号 1 和时钟信号 2 生成的噪音或者由来自 电路外部的电磁波引起的噪音引起故障的问题。 0009 为了克服这些问题， 在参考文献 2 中， 使用图 38A 和 38B 显示的结构。注意图 38A 是第一六级移位寄存器电路的电路图。为了帮助理解电路结构， 图 38B 显示由图 38A 中的 虚线围绕的图 38A 的单级电路。在图 38。

14、A 和 38B 所示的结构中， 在随后级中将端子 P1 和端 子 Px 复位为 L 电平的晶体管导通的周期占去大部分非选择期间。具有该结构， 在非选择周 期中， 可以将在随后级中端子 P1 和端子 Px 的电位的变化抑制在某种程度上。 0010 然而， 在图 38A 和 38B 显示的结构中， 在非选择周期， 在下一级中端子 OUT1 和端子 OUTx 为浮置。因此， 存在由于由时钟信号 1 和时钟信号 2 生成的噪音或者由来自电路外部 的电磁波引起的噪音引起端子 OUT 故障的问题。另外， 因为电容元件提供在连接在每一级 中用于复位端子 Px 的晶体管的栅电极的电极和在图 38A 和 38B。

15、 显示的结构中的输入端子 Vin 之间， 用于驱动输入端子 Vin 的负载较重。因此， 还存在信号的波形失真和大功率损耗 的问题。因为在大部分非选择周期中用于在每一级中复位端子 Px 的晶体管导通， 因此存在 电压沉重地偏置在栅电极上和特性容易改变的问题。 0011 鉴于上述问题， 本发明的目的是提供具有噪音引起的故障低、 低功耗、 和特性变化 小并稳定地运行的半导体器件 ； 包含该半导体器件的显示器件 ； 和包含该显示器件的电子 器件。 0012 在本发明中， 术语 “显示面板” 包含使用液晶元件构造的液晶显示器面板， 和具有 以场致发光 (EL) 元件代表的发光元件的显示面板。另外， 该显。

16、示器件包含具有显示面板和 用于驱动该显示板的外围电路的显示器件。 0013 根据本发明的模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二端子、 第三端子、 和第四端子 ； 用于向输出端子发送第一端子的电位的第一晶体管 ； 根据输入端 子的电位导通第一晶体管的整流元件 ； 通过根据第四端子的电位在输出端子和第二端子之 间导电来固定输出端子的电位的第二晶体管 ； 和通过根据第四端子的电位在第三端子和第 二端子之间导电来固定第三端子的电位的第三晶体管。 0014 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 和第五端子 ；。

17、 用于向输出端子发送第一端子的电位的第一晶体 管 ； 根据输入端子的电位导通第一晶体管的整流元件 ； 通过根据第五端子的电位在输出端 子和第二端子之间导电来固定输出端子的电位的第二晶体管 ； 和通过根据第四端子的电位 说 明 书 CN 102509560 A 5 3/46 页 6 在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管 ； 和用于倒置第三端 子的电位和向第五端子输出电位的电路。 0015 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 和第六端子 ； 用于向输出端子发送第一端子的电位的 第一晶体管。

18、 ； 根据输入端子的电位导通第一晶体管的第一整流元件 ； 通过根据第四端子的 电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管 ； 和通过根据第 四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管 ； 用于 根据输出端子的电位提高第五端子的电位的第二整流元件 ； 通过在第二端子和第三端子之 间导电来连接第六端子的低电位的第四晶体管。 0016 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 第六端子、 和第七端子 ； 用于向输出端子发送第一端 子的电位的第一晶体管 ； 根据输入端子。

19、的电位导通第一晶体管的第一整流元件 ； 通过根据 第七端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管 ； 和 通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三 晶体管 ； 用于根据输出端子的电位提高第五端子的电位的第二整流元件 ； 通过在第二端子 和第三端子之间导电来连接第六端子的低电位的第四晶体管 ； 和用于倒置第三端子的电位 和向第七端子输出电位的电路。 0017 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 整流元件、 第一晶体管、 第二晶体管、 和第三晶体管。 整流元件。

20、的 一个电极电连接到输入端子， 整流元件的另外一个电极电连接到第三端子 ； 第一晶体管的 栅电极电连接到第三端子， 第一晶体管的源电极和漏电极的一个电连接到第一端子， 第一 晶体管的源电极和漏电极的另外一个电连接到输出端子， 第二晶体管的栅电极电连接到第 四端子， 第二晶体管的源电极和漏电极的一个电连接到第二端子， 第二晶体管的源电极和 漏电极的另外一个电连接到输出端子 ； 第三晶体管的栅电极电连接到第四端子， 第三晶体 管的源电极和漏电极的一个电连接到第二端子， 第三晶体管的源电极和漏电极的另外一个 电连接到第三端子。 0018 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 。

21、第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 整流元件、 第一晶体管、 第二晶体管、 第三晶体管、 和 电势倒置电路。整流元件的一个电极电连接到输入端子， 整流元件的另外一个电极电连接 到第三端子 ； 第一晶体管的栅电极电连接到第三端子， 第一晶体管的源电极和漏电极的一 个电连接到第一端子， 第一晶体管的源电极和漏电极的另外一个电连接到输出端子 ； 第二 晶体管的栅电极电连接到第五端子， 第二晶体管的源电极和漏电极的一个电连接到第二端 子， 第二晶体管的源电极和漏电极的另外一个电连接到输出端子 ； 第三晶体管的栅电极电 连接到第四端子， 第三晶体管的源电极和漏电极的一个电连接到。

22、第二端子， 第三晶体管的 源电极和漏电极的另外一个电连接到第三端子 ； 和电位反向电路的一个电极电连接到第三 端子， 电位反向电路的另外一个电极电连接到第五端子。 0019 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 第六端子、 第一整流元件、 第二整流元件、 第一晶体 管、 第二晶体管、 第三晶体管、 和第四晶体管。 第一整流元件的一个电极电连接到输入端子， 说 明 书 CN 102509560 A 6 4/46 页 7 第一整流元件的另外一个电极电连接到第三端子 ； 第一晶体管的栅电极电连接到第三端 子， 第一。

23、晶体管的源电极和漏电极的一个电连接到第一端子， 第一晶体管的源电极和漏电 极的另外一个电连接到输出端子 ； 第二晶体管的栅电极电连接到第四端子， 第二晶体管的 源电极和漏电极的一个电连接到第二端子， 第二晶体管的源电极和漏电极的另外一个电连 接到输出端子 ； 第三晶体管的栅电极电连接到第四端子， 第三晶体管的源电极和漏电极的 一个电连接到第二端子， 第三晶体管的源电极和漏电极的另外一个电连接到第三端子 ； 第 二整流元件的一个电极电连接到输出端子， 第二整流元件的另外一个电极电连接到第五端 子 ； 第四晶体管的栅电极电连接到第四端子， 第四晶体管的源电极和漏电极的一个电连接 到第二端子， 第四。

24、晶体管的源电极和漏电极的另外一个电连接到第六端子。 0020 根据本发明的另一个模式的半导体器件包含输入端子、 输出端子、 第一端子、 第二 端子、 第三端子、 第四端子、 第五端子、 第六端子、 第七端子、 第一整流元件、 第二整流元件、 第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 和电位反向电路。 第一整流元件的一个 电极电连接到输入端子， 第一整流元件的另外一个电极电连接到第三端子 ； 第一晶体管的 栅电极电连接到第三端子， 第一晶体管的源电极和漏电极的一个电连接到第一端子， 第一 晶体管的源电极和漏电极的另外一个电连接到输出端子 ； 第二晶体管的栅电极电连接到第 七端子， 。

25、第二晶体管的源电极和漏电极的一个电连接到第二端子， 第二晶体管的源电极和 漏电极的另外一个电连接到输出端子 ； 第三晶体管的栅电极电连接到第四端子， 第三晶体 管的源电极和漏电极的一个电连接到第二端子， 第三晶体管的源电极和漏电极的另外一个 电连接到第三端子 ； 第二整流元件的一个电极电连接到输出端子， 第二整流元件的另外一 个电极电连接到第五端子 ； 第四晶体管的栅电极电连接到第四端子， 第四晶体管的源电极 和漏电极的一个电连接到第二端子， 第四晶体管的源电极和漏电极的另外一个电连接到第 六端子 ； 和电位反向电路的一个电极电连接到第三端子， 电位反向电路的另外一个电极电 连接到第七端子。 。

26、0021 具有如上所述本发明的结构， 可以提供具有噪音引起的故障很小的稳定地运行的 移位寄存器电路。 0022 另外， 在根据本发明的半导体器件中， 整流元件可以是二极管接法晶体管。 在这种 情况下， 可以减少制造在衬底上的元件的种类的数目 ； 因而， 简化制造过程。 0023 另外， 根据本发明的半导体器件具有能够导通第三晶体管和第二晶体管的信号 线。在这种情况下， 可以提供其运行可以停止在任意的时刻并可以初始化的移位寄存器电 路。 0024 另外， 根据本发明的半导体器件具有能够反向偏置第三晶体管和第二晶体管的信 号线。在这种情况下， 提供具有特性变化较少的稳定地运行的移位寄存器电路。 0。

27、025 另外， 在根据本发明的半导体器件中， 输入到第一时钟信号线和第二时钟信号线 的信号每一个具有小于 50的占空比， 更优选其中输入到他们中之一的信号处于低电平的 周期的中间和其中输入到他们的另外一个的信号处于高电平的周期的中间之间的差异可 以在时钟信号的时间段的 10的范围内。因而， 可以提供在从相应的输出端子输出的输出 信号之间的间隔、 和高度改进的移位寄存器电路。 0026 另外， 在根据本发明的半导体器件中， 优选第三晶体管中的栅电极的面积和第二 晶体管中的栅电极的面积的平均数大于第一晶体管中的栅电极。具有这种结构， 可以稳定 说 明 书 CN 102509560 A 7 5/46。

28、 页 8 地固定输出端子的电位， 从而提供具有噪音引起的故障很少的移位寄存器电路。 0027 另外， 在根据本发明的半导体器件中， 电源线、 第一时钟信号线、 和第二时钟信号 线可以相对于第一晶体管、 第三晶体管、 和第二晶体管布置在输出端子的对边上。 具有这种 结构， 可以稳定地固定输出端子的电位， 从而提供具有噪音引起的故障较少的移位寄存器 电路。 0028 另外， 本发明的半导体器件包括第一布线层、 第二布线层、 第三布线层、 绝缘膜、 和 层间绝缘膜。绝缘膜形成在第一布线层和第二布线层之间。层间绝缘膜形成在第二布线层 和第三布线层之间。层间绝缘膜比绝缘膜厚。电连接到第一电极的电极至少由。

29、第二布线层 形成。电连接到输出端子的电极至少由第一布线层和第三布线层形成。在电连接到输出端 子的电极和电连接到第一端子的电极交叉的区域中， 电连接到输出端子的电极可以由第三 布线层形成。 具有这种结构， 可以稳定地固定输出端子的电位， 从而提供具有噪音引起的故 障较少的移位寄存器电路。 0029 另外， 在根据本发明的半导体器件中， 移位寄存器电路形成在提供有像素区域的 衬底上方。具有该结构， 可以降低显示板的生产成本。 0030 另外， 在根据本发明的半导体器件的另一个模式中， 移位寄存器电路作为 IC 提供 在提供有像素区域的衬底上方， 并通过 COG( 玻璃上芯片 ) 连接到该衬底上的布。

30、线。因而， 可以提供具有特性变化小的低电耗显示板。 0031 另外， 在根据本发明的半导体器件的另一个模式中， 移位寄存器电路作为 IC 提供 在连接提供有像素区域的衬底的连接布线衬底上方， 并通过TAB(带载自动连接)连接到连 接布线衬底上的布线。因而， 可以提供具有高可靠性和特性变化小的低电耗显示板。 0032 根据本发明的另一个模式的半导体器件包含第一电极、 第二电极、 第三电极、 晶体 管、 和整流元件。 晶体管的栅电极电连接到第二电极， 晶体管的源电极和漏电极的一个电连 接到第一电极， 晶体管的源电极和漏电极的另外一个电连接到第三电极 ； 整流元件的一个 电极电连接到第三电极， 整流。

31、元件的另外一个电极电连接到第二电极。 因而， 提供具有特性 变化小的稳定地运行的显示板。 0033 根据本发明的另一个模式的半导体器件包含第一电极、 第二电极、 第三电极、 第四 电极、 第一晶体管、 和第二晶体管。第一晶体管的栅电极连接到到第二电极， 第一晶体管的 源电极和漏电极的一个连接到到第一电极， 第一晶体管的源电极和漏电极的另外一个连接 到到第三电极 ； 第二晶体管的栅电极电连接到第四电极， 第二晶体管的源电极和漏电极的 一个电连接到第二电极， 第二晶体管的源电极和漏电极的另外一个电连接到第三电极。因 而， 提供具有特性变化小的稳定地运行的显示板。 0034 另外， 根据本发明的模式。

32、的显示器件包含上述半导体器件、 外部驱动电路、 和连接 布线衬底 ； 显示板和外部驱动电路用一个连接布线衬底彼此连接。 因而， 可以提供具有较少 连接点的高可靠的显示器件。 0035 另外， 根据本发明的另一个模式的显示器件包含上述半导体器件、 外部驱动电路、 和多个连接布线衬底 ； 显示板和外部驱动电路用两个或者多个连接布线衬底和多个单独的 驱动器 ( 数据线驱动器和扫描线驱动器 ) 彼此连接。因而， 因为驱动器不需要优良的性能， 甚至可以提供具有高可靠性的大的显示面板。 0036 另外， 根据本发明的电子器件使用该显示器件作为显示部分。 说 明 书 CN 102509560 A 8 6/4。

33、6 页 9 0037 注意说明书中的开关可以是电子开关或者机械开关。只要可以控制电流的流动， 就可以使用任何类型的开关。可以使用晶体管、 二极管 (PN 二极管、 PIN 二极管、 肖特基二 极管、 二极管接法晶体管等)、 或者其中结合上述二极管的逻辑电路。 因此， 当晶体管用作开 关时， 晶体管仅仅作为开关 ； 因此， 对晶体管的极性 ( 导电类型 ) 没有具体限制。然而， 当希 望低截止电流时， 优选使用具有较少截止电流的极性晶体管。作为具有较少截止电流的晶 体管， 可以使用具有 LDD 区的晶体管、 具有多栅极结构的晶体管等。另外， 当作为开关的晶 体管的源极端子的电位接近低电势电源 (。

34、Vss， GND 或者 0V) 时， 优选使用 n 沟道晶体管， 反 之当晶体管在源极端子的电位接近较高电势电源(Vdd等)的电势的情况中运行时， 优选使 用 P 沟道晶体管。这有助于晶体管容易地作为开关， 因为可以提高晶体管的栅极 - 源极电 压的绝对值。注意还可以通过使用 n 沟道和 P 沟道晶体管来应用 CMOS 开关。 0038 不限制该显示元件， 例如， 可以使用其中通过电磁力改变对比度的显示媒介， 例如 EL 元件 ( 有机 EL 元件、 无机 EL 元件、 或者包含有机材料和无机材料的 EL 元件 )、 电子发射 元件、 液晶元件、 电子墨水、 光栅光阀 (GLV)、 等离子体显。

35、示器 (PDP)、 数字微镜器件 (DMD)、 压电陶瓷显示器、 碳纳米管等。注意作为使用 EL 元件的显示器件， 可以使用 EL 显示器 ； 作 为使用电子发射元件的显示器件， 可以使用场致发射显示器 (FED)、 SED 平板显示器 ( 表 面 - 导电 - 发射显示器 ) 等 ； 作为使用液晶元件的显示器件， 可以使用液晶显示器 ； 作为使 用电子墨水的显示器件， 使用电子纸。 0039 对应用于本发明的晶体管的种类没有限制。 适用于本发明的晶体管包含使用由非 晶态硅和多晶硅代表的非单晶半导体薄膜的薄膜晶体管 (TFT)、 使用半导体衬底或者 SOI 衬底形成的 MOS 晶体管、 结型晶。

36、体管、 双极晶体管、 使用有机半导体或者碳纳米管的晶体 管、 和其它种类的晶体管。 对其上提供晶体管的衬底的种类没有限制， 晶体管可以提供在单 晶衬底、 SOI 衬底、 玻璃衬底等上方。 0040 在本发明中，“连接” 指得是 “电连接” 。因此， 在本发明公开的结构中， 除预定连接 之外， 可以在给定的连接部分之间提供使电连接变为可能的另一个元件 ( 例如， 另一个元 件 ( 例如， 晶体管、 二极管、 电阻器、 或者电容器 )、 开关等 )。 0041 对晶体管的结构没有特别地限制。例如， 可以使用其中栅电极的数目是两个或更 多的多栅极结构、 其中栅电极配置在沟道之上和之下的结构、 其中栅。

37、电极配置在沟道之上 的结构、 其中栅电极配置在沟道下面的结构、 交错结构、 或者倒置交错结构。 另外， 沟道区可 以被分成多个区域， 这些区域可以并联或者串联 ； 源极电极或者漏极电极可以与沟道重叠 ( 或者沟道的一部分 ) ； 或者可以提供 LDD 区域。 0042 注意在说明书中， 半导体器件对应于包含具有半导体元件 ( 例如晶体管或者二极 管 ) 的电路的器件。另外， 半导体器件可以是通常可以利用半导体特性运行的器件。另外， 术语 “显示器件” 不仅包含其中在衬底上方形成包含显示元件例如液晶元件或者 EL 元件 的多个像素和用于驱动像素的外围驱动器的显示板的主体、 而且包含提供有柔性印制。

38、电路 (FPC) 或者印刷线路板 (PWB) 的显示板。发光器件具体涉及使用自发光显示元件例如用于 EL 元件或者 FED 的元件的显示器件。 0043 另外， 在本发明的晶体管之中， 其中栅电极连接到源极电极或者漏极电极的晶体 管有时称为二极管接法晶体管(diode-connected transistro)。 可以用另一个整流元件例 如 PN 结二极管、 PIN 二极管、 或者发光二极管替换本发明的全部的二极管接法晶体管。 说 明 书 CN 102509560 A 9 7/46 页 10 0044 如上所述， 通过利用本发明， 可以提供其中端子 OUT 在至少一半周期通过第二晶 体管连接到。

39、电源线的半导体器件， 其具有噪音引起的故障较少并稳定运行 ； 包含该半导体 器件的显示器件 ； 和包含该显示器件的电子器件。 0045 另外， 当使第三晶体管的栅极面积和第二晶体管的栅极面积的平均数大于第一晶 体管的栅极面积时， 由于不必将电容器元件连接到输入端子， 所以可以最小化输入端子的 负载。 因而， 可以提供具有小的波形失真和低功耗的半导体器件 ； 包含该半导体器件的显示 器件 ； 和包含该显示器件的电子器件。 0046 当二极管元件或者二极管接法晶体管连接到长周期导通的晶体管的栅电极时， 可 以将足够的反向偏置施加于长周期导通的晶体管的栅电极。因而， 可以提供稳定地运行并 具有特性变。

40、化较少的半导体器件、 包含该半导体器件的显示器件、 和包含该显示器件的电 子器件。 附图说明 0047 图 1A 至 1C 说明本发明的移位寄存器电路和其时序图。 0048 图 2A 至 2C 说明本发明的移位寄存器电路。 0049 图 3A 至 3C 说明本发明的移位寄存器电路。 0050 图 4 说明本发明的移位寄存器电路的时序图。 0051 图 5A 至 5C 说明本发明的移位寄存器电路。 0052 图 6 说明本发明的移位寄存器电路的时序图。 0053 图 7A 至 7C 说明本发明的移位寄存器电路和其时序图。 0054 图 8A 至 8C 说明本发明的移位寄存器电路。 0055 图 。

41、9A 至 9D 说明本发明的反向偏置电路。 0056 图 10A 至 10H 说明本发明的反向偏置电路。 0057 图 11A 至 11C 说明本发明的移位寄存器电路。 0058 图 12 说明本发明的移位寄存器电路的时序图。 0059 图 13A 至 13C 说明本发明的移位寄存器电路和其时序图。 0060 图 14A 至 14C 说明本发明的移位寄存器电路。 0061 图 15A 至 15D 说明本发明的反向偏置 - 复位电路。 0062 图 16A 至 16H 说明本发明的反向偏置 - 复位电路。 0063 图 17 是本发明的移位寄存器电路的顶视图。 0064 图 18 是本发明的移位。

42、寄存器电路的剖视图。 0065 图 19 是本发明的移位寄存器电路的顶视图。 0066 图 20 是本发明的移位寄存器电路的顶视图。 0067 图 21 是本发明的移位寄存器电路的顶视图。 0068 图 22A 和 22B 是应用于本发明的移位寄存器电路的横剖面图。 0069 图 23 是本发明的移位寄存器电路的顶视图。 0070 图 24A 和 24B 是应用于本发明的移位寄存器电路的横剖面图。 0071 图 25 是本发明的移位寄存器电路的顶视图。 0072 图 26 是本发明的移位寄存器电路的顶视图。 说 明 书 CN 102509560 A 10 8/46 页 11 0073 图 27。

43、A 和 27B 是的本发明的移位寄存器电路的横剖面图。 0074 图 28 是本发明的移位寄存器电路的顶视图。 0075 图 29A 和 29B 是的本发明的移位寄存器电路的横剖面图。 0076 图 30 是本发明的移位寄存器电路的顶视图。 0077 图 31A 至 31E 说明使用本发明的移位寄存器电路的显示面板。 0078 图 32 说明使用本发明的移位寄存器电路的显示器件。 0079 图 33 说明使用本发明的移位寄存器电路的显示器件。 0080 图 34A 至 34H 说明使用本发明的移位寄存器电路的电子器件。 0081 图 35A 至 35F 说明本发明的移位寄存器电路的运行。 00。

44、82 图 36A 至 36D 说明本发明的移位寄存器电路和其时序图。 0083 图 37A 和 37B 说明常规移位寄存器。 0084 图 38A 和 38B 说明常规移位寄存器。 具体实施方式 0085 实施例模式 0086 参照制图描述本发明的实施例模式。注意本发明用许多不同的模式表现， 本领域 的技术人员容易理解在不脱离本发明的精神和范围的情况下可以多方面地改变模式和细 节。因此， 本发明不会认为是限于实施例模式的描述。在下文描述的重复本发明的结构中， 相同的参考数字表示在不同附图中具有相似功能的相同的部分， 不会重复上述部分的描 述。 0087 实施例模式 1 0088 在该实施例模式。

45、中， 描述移位寄存器的电路结构， 其中输出端子的电位被固定到 非选择周期， 从而降低时钟信号或者噪音引起的故障的发生。图 1A 至 1C 显示本发明的移 位寄存器的电路结构实例。图 1A 显示本发明的移位寄存器电路的整个电路结构。图 1B 显 示显示本发明的移位寄存器的单级电路的电路的结构实例。注意在本说明书中， 单级电路 涉及用于形成电路的最小单元， 其对应于电路的输出端子(L(1)至L(n)， 如和图1A相关的 图 1B 中所示。图 1C 显示图 1A 和 1B 中显示的电路中的输入信号、 内电极、 和输出信号的波 形。 0089 图 1A 显示的电路具有启动脉冲端子 SP、 第一时钟信号。

46、线 CLK1( 也称为第一布 线 )、 第二时钟信号线 CLK2( 也称为第二布线 )、 电源线 Vss、 晶体管 18、 n 个电路 14(n 是大 于或等于二的整数 )、 和对应于电路 10 提供的输出端子 L(k)(k 是大于或等于一并小于或 等于 n 的整数 )。在图 1A 至 1C 中 ( 和说明书中全部的对应图示 )， 没有显示 k 是大于或者 等于一并小于或等于 n 的整数的第 k 级。然而， 输出端子 L(k) 提供在输出端子 L(1) 和输 出端子 L(n) 之间， 端子 P(k) 提供在端子 P(1) 和端子 P(n) 之间。图 1B 显示的电路 10 具 有端子 IN、 。

47、端子 OUT、 端子 G、 端子 R、 端子 F、 端子 B、 端子 C、 晶体管 11， 12， 13， 15， 16， 和 17、 电容器元件 14、 和端子 P。注意在说明书中， 端子是电连接到外部的电路中的电极。这里， 晶体管11是具有整流特性的另一个元件， 并用作用于输入的整流元件(也称为第一整流元 件)。 另外， 晶体管15是具有整流特性的另一个元件， 并用作用于复位的整流元件(也称为 第二整流元件 )。晶体管 12 用作传输晶体管 ( 也称为第一晶体管 )。晶体管 13 用作内电 说 明 书 CN 102509560 A 11 9/46 页 12 压钳位晶体管 ( 也称为第三晶体。

48、管 )。晶体管 17 用作内输出电压钳位晶体管 ( 也称为第二 晶体管 )。晶体管 16 用作置位晶体管 ( 也称为第四晶体管 )。 0090 注意处于第 k 级的电路 10 的端子 P 也称为端子 P(k)。另外， 实施例模式指定电容 器元件 14 ； 然而， 通过形成在晶体管 12 的栅电极和漏极电极 ( 或者源极电极 ) 之间的寄生 电容也可以实现电容器元件 14 的功能。因此， 本发明不仅包含将电容器元件 14 形成为独 立的电气元件的情形， 而且包含电容器元件14是与晶体管12有关的寄生电容元件的情形。 0091 图 1B 显示的电路 10 的晶体管 11 的栅电极连接到端子 IN，。

49、 晶体管 11 的源极电极 和漏极电极中的一个连接到端子 IN， 晶体管 11 的源极电极和漏极电极中的另外一个连接 到端子 P。晶体管 12 的栅电极连接到端子 P， 晶体管 12 的源极电极和漏极电极中的一个连 接到端子 C， 晶体管 12 的源极电极和漏极电极中的另外一个连接到端子 OUT。 0092 另外， 晶体管 13 的栅电极连接到端子 R， 晶体管 13 的源极电极和漏极电极中的一 个连接到端子 G， 晶体管 13 的源极电极和漏极电极中的另外一个连接到端子 P。另外， 电容 器元件 14 的一个电极连接到端子 P， 电容器元件 14 的另外一个电极连接到到端子 OUT。 0093 晶体管15的栅电极连接到端子OUT， 晶体管15的源极电极和漏极电极中的一个连 接到端子 OUT， 晶体管 15 的源极电极和漏极电极中的另外一个连接到端子 B。另外， 晶体管 16 的栅电极连接到端子 P， 晶体。

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