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1、(10)申请公布号 CN 102314538 A (43)申请公布日 2012.01.11 CN 102314538 A *CN102314538A* (21)申请号 201110279279.8 (22)申请日 2011.09.20 G06F 17/50(2006.01) H01L 27/02(2006.01) (71)申请人 中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路 3 号 (72)发明人 杨献 闫珍珍 蒋见花 刘海南 黑勇 周玉梅 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 周国城 (54) 发明名称 一种对容错存储单元的晶体管进行。
2、布局的方 法 (57) 摘要 本发明公开了一种对容错存储单元的晶体管 进行布局的方法， 采用该方法的晶体管布局对应 于双重互锁结构， 该方法包括 ： 在 PMOS 版图上放 置 4 个 PMOS 管， 且在中间两个 PMOS 管之间插入 PMOS写入管和作为存储单元控制门的PMOS管 ； 在 NMOS 版图上放置 4 个 NMOS 管， 且两个中间 NMOS 管之间插入作为存储单元控制门的 NMOS 管 ； 以及 将上述所有 PMOS 管用一个保护环保护起来， 并将 上述所有NMOS管也用一个保护环保护起来。 针对 DICE结构的存储单元， 本发明对SRAM单比特存储 单元具有较好的容错能力，。
3、 且具有一定抗多比特 翻转的能力。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 4 页 附图 2 页 CN 102314542 A1/2 页 2 1. 一种对容错存储单元的晶体管进行布局的方法， 其特征在于， 采用该方法的晶体管 布局对应于双重互锁结构， 该方法包括 ： 在 PMOS 版图上放置 4 个 PMOS 管， 且在中间两个 PMOS 管之间插入 PMOS 写入管和作为 存储单元控制门的 PMOS 管 ； 在 NMOS 版图上放置 4 个 NMOS 管， 且两个中间 NMOS 管之间插入作为存储单元控制门的 NMOS 。
4、管 ； 以及 将上述所有 PMOS 管用一个保护环保护起来， 并将上述所有 NMOS 管也用一个保护环保 护起来。 2. 根据权利要求 1 所述的对容错存储单元的晶体管进行布局的方法， 其特征在于， 所 述 4 个 PMOS 管为第一 PMOS 管 (PM0)、 第二 PMOS 管 (PM1)、 第三 PMOS 管 (PM2) 和第四 PMOS 管 (PM3)， 所述在 PMOS 版图上放置 4 个 PMOS 管， 且在中间两个 PMOS 管之间插入 PMOS 写入 管和作为存储单元控制门的 PMOS 管包括 ： 将第一 PMOS 管 (PM0) 放置在 PMOS 版图的左上角， 第二 PMO。
5、S 管 (PM1) 放置在第一 PMOS 管 (PM0) 的右下角 ； 在 PMOS 版图的中间部分， 放置存储单元的 PMOS 写入管和作为存储单元控制门的 PMOS 管来形成隔离 ； 将第三 PMOS 管 (PM2) 放置与第二 PMOS 管 (PM1) 关于 PMOS 版图中间部分对称的位置 ； 以及 在第三 PMOS 管 (PM2) 的右上角放置第四 PMOS 管 (PM3)。 3. 根据权利要求 2 所述的对容错存储单元的晶体管进行布局的方法， 其特征在于， 所 述 4 个 PMOS 管排成两行， 其中第一 PMOS 管 (PM0) 和第四 PMOS 管 (PM3) 位于同一行， 第。
6、二 PMOS管(PM1)和第三PMOS管(PM2)位于同一行， 且第一PMOS管(PM0)和第四PMOS管(PM3) 所在的行位于第二 PMOS 管 (PM1) 和第三 PMOS 管 (PM2) 所在的行之上。 4. 根据权利要求 2 所述的对容错存储单元的晶体管进行布局的方法， 其特征在于， 所 述 4 个 NMOS 管为第一 NMOS 管 (NM0)、 第二 NMOS 管 (NM1)、 第三 NMOS 管 (NM2) 和第四 NMOS 管(NM3)， 所述在NMOS版图上放置4个NMOS管， 且两个中间NMOS管之间插入作为存储单元 控制门的 NMOS 管包括 ： 将第一 NMOS 管 (。
7、NM0) 放置在 NMOS 版图的左下角， 第二 NMOS 管 (NM1) 放置在第一 NMOS 管 (NM0) 的右上角， 同时处在第二 PMOS 管 (PM1) 的正下方 ； 在 NMOS 版图的中间部分， 放置作为存储单元控制门的 NMOS 管来形成隔离 ； 将第三 NMOS 管 (NM2) 放置与第二 NMOS 管 (NM1) 关于 NMOS 版图中间部分对称的位置， 同时又处在第三 PMOS 管 (PM2) 的正下方 ； 以及 在第三 NMOS 管 (NM2) 的右下角放置第四 NMOS 管 (NM3)， 同时处在第四 PMOS 管 (PM3) 的正下方。 5. 根据权利要求 4 所。
8、述的对容错存储单元的晶体管进行布局的方法， 其特征在于， 所 述 4 个 NMOS 管排成两行， 其中第一 NMOS 管 (NM0) 和第四 NMOS 管 (NM3) 位于同一行， 第二 NMOS管(NM1)和第三NMOS管(NM2)位于同一行， 且第二NMOS管(NM1)和第三NMOS管(NM2) 所在的行位于第一 NMOS 管 (NM0) 和第四 NMOS 管 (NM3) 所在的行之上。 6. 根据权利要求 1 所述的对容错存储单元的晶体管进行布局的方法， 其特征在于， 所 权 利 要 求 书 CN 102314538 A CN 102314542 A2/2 页 3 述所有 PMOS 管处。
9、在同一个保护环内， 所述所有 NMOS 管处在同一个保护环内。 权 利 要 求 书 CN 102314538 A CN 102314542 A1/4 页 4 一种对容错存储单元的晶体管进行布局的方法 技术领域 0001 本发明涉及静态随机存储器 (SRAM) 技术领域， 尤其涉及一种对容错存储单元的 晶体管进行布局的方法。 背景技术 0002 目前， 针对 SRAM 存储单元的容错技术研究已很深入， 已开发出各种形式的电路结 构， 比如电阻型存储单元、 双重互锁结构 (DICE) 等。DICE 结构的存储单元部分共有 4 对 PMOS 管和 NMOS 管。每一对 PMOS 的漏级和 NMOS 。
10、管的漏级相连， 形成一个反馈节点。同时， 每个PMOS的栅极和上一个反馈节点相接， 每个NMOS的栅极则和下一个节点的栅极相接， 最 终形成 4 对 PMOS 管和 NMOS 管首尾这样一种反馈保护机制的结构。当其中一个节点受到外 界干扰时， 可以通过其他三个节点来恢复被干扰的数据。4 个节点都各自通过一个 PMOS 管 连接到位线上， 其中节点 0 和节点 2 通过各自的 PMOS 管后相连到位线 BL 上， 而节点 1 和节 点 3 通过各自的 PMOS 管后相连到位线 BLB 上， 4 个 PMOS 门控管的删级则接到字线 WL 上。 最终构成了如图 2 所示的 DICE 电路。虽然从电。
11、路原理上分析， 这种结构能取得较好的容错 效果。 但是版图布局的不同， 会严重影响其实际性能， 不恰当的布局会导致最终的产品无法 满足设计要求。 0003 由于外部干扰信号对 SRAM 的影响， 不仅仅只是一个节点， 有可能会穿通一个节点 而影响到一个存储单元内的其他节点， 如果在版图布局的时候， 没有充分考虑到这点， 则有 可能会发生多个节点发生翻转的现象， 导致所设计的存储单元电路失效。 0004 另外， 外部干扰信号还有可能穿过存储单元阵列的一个比特位从而影响其相邻的 比特位。 0005 因此， 对于这种结构的容错存储单元版图需要精心布局， 并且通过不断的仿真来 获得最佳摆放位置。 发明。
12、内容 0006 ( 一 ) 要解决的技术问题 0007 有鉴于此， 本发明的主要目的在于提供一种对容错存储单元的晶体管进行布局的 方法， 使容错存储单元的晶体管抗外部干扰能力加强， 不易于发生影响多个节点的情况和 比特位干扰穿通的情况， 从而保护容错存储单元的电路结构。 0008 ( 二 ) 技术方案 0009 为达到上述目的， 本发明提供了一种对容错存储单元的晶体管进行布局的方法， 采用该方法的晶体管布局对应于双重互锁结构， 该方法包括 ： 在 PMOS 版图上放置 4 个 PMOS 管， 且在中间两个 PMOS 管之间插入 PMOS 写入管和作为存储单元控制门的 PMOS 管 ； 在 NM。
13、OS 版图上放置 4 个 NMOS 管， 且两个中间 NMOS 管之间插入作为存储单元控制门的 NMOS 管 ； 以 及将上述所有 PMOS 管用一个保护环保护起来， 并将上述所有 NMOS 管也用一个保护环保护 起来。 说 明 书 CN 102314538 A CN 102314542 A2/4 页 5 0010 上述方案中， 所述4个PMOS管为第一PMOS管(PM0)、 第二PMOS管(PM1)、 第三PMOS 管 (PM2) 和第四 PMOS 管 (PM3)， 所述在 PMOS 版图上放置 4 个 PMOS 管， 且在中间两个 PMOS 管之间插入 PMOS 写入管和作为存储单元控制门。
14、的 PMOS 管包括 ： 将第一 PMOS 管 (PM0) 放置 在 PMOS 版图的左上角， 第二 PMOS 管 (PM1) 放置在第一 PMOS 管 (PM0) 的右下角 ； 在 PMOS 版 图的中间部分， 放置存储单元的PMOS写入管和作为存储单元控制门的PMOS管来形成隔离 ； 将第三 PMOS 管 (PM2) 放置与第二 PMOS 管 (PM1) 关于 PMOS 版图中间部分对称的位置 ； 以及 在第三 PMOS 管 (PM2) 的右上角放置第四 PMOS 管 (PM3)。 0011 上述方案中， 所述 4 个 PMOS 管排成两行， 其中第一 PMOS 管 (PM0) 和第四 P。
15、MOS 管 (PM3) 位于同一行， 第二 PMOS 管 (PM1) 和第三 PMOS 管 (PM2) 位于同一行， 且第一 PMOS 管 (PM0) 和第四 PMOS 管 (PM3) 所在的行位于第二 PMOS 管 (PM1) 和第三 PMOS 管 (PM2) 所在的 行之上。 0012 上述方案中， 所述4个NMOS管为第一NMOS管(NM0)、 第二NMOS管(NM1)、 第三NMOS 管 (NM2) 和第四 NMOS 管 (NM3)， 所述在 NMOS 版图上放置 4 个 NMOS 管， 且两个中间 NMOS 管 之间插入作为存储单元控制门的 NMOS 管包括 ： 将第一 NMOS 管。
16、 (NM0) 放置在 NMOS 版图的左 下角， 第二 NMOS 管 (NM1) 放置在第一 NMOS 管 (NM0) 的右上角， 同时处在第二 PMOS 管 (PM1) 的正下方 ； 在 NMOS 版图的中间部分， 放置作为存储单元控制门的 NMOS 管来形成隔离 ； 将第 三 NMOS 管 (NM2) 放置与第二 NMOS 管 (NM1) 关于 NMOS 版图中间部分对称的位置， 同时又 处在第三 PMOS 管 (PM2) 的正下方 ； 以及在第三 NMOS 管 (NM2) 的右下角放置第四 NMOS 管 (NM3)， 同时处在第四 PMOS 管 (PM3) 的正下方。 0013 上述方案。
17、中， 所述 4 个 NMOS 管排成两行， 其中第一 NMOS 管 (NM0) 和第四 NMOS 管 (NM3) 位于同一行， 第二 NMOS 管 (NM1) 和第三 NMOS 管 (NM2) 位于同一行， 且第二 NMOS 管 (NM1) 和第三 NMOS 管 (NM2) 所在的行位于第一 NMOS 管 (NM0) 和第四 NMOS 管 (NM3) 所在的 行之上。 0014 上述方案中， 所述所有PMOS管处在同一个保护环内， 所述所有NMOS管处在同一个 保护环内。 0015 ( 三 ) 有益效果 0016 本发明的有益结果是 ： 针对 DICE 结构的存储单元， 本发明由于采用了对存储。
18、单元 各关键节点实施隔离的方法， 增加了内部抗干扰能力， 同时通过保护环对单比特内部 PMOS 和NMOS进行保护， 阻断了相邻存储比特单元之间干扰的穿通， 从而获得了SRAM单比特存储 单元较好的容错能力， 且具有一定抗多比特翻转的能力。 附图说明 0017 图 1 是依照本发明实施例的晶体管布局版图 ； 0018 图 2 是依照本发明实施例的具体晶体管布局版图所对应的电路图 ； 0019 图 3 是依照本发明实施例的对容错存储单元的晶体管进行布局的方法流程图。 具体实施方式 0020 为使本发明的目的、 技术方案和优点更加清楚明白， 以下结合具体实施例， 并参照 附图， 对本发明进一步详细。
19、说明。 说 明 书 CN 102314538 A CN 102314542 A3/4 页 6 0021 图 1 是依照本发明实施例的晶体管布局版图， 图 2 是依照本发明实施例的具体晶 体管布局版图所对应的电路图。由于 DICE 结构的存储单元能抵抗外界干扰对单个节点的 影响， 而无法抵抗其对双节点的影响。因此， 通过采用 EDA 仿真工具对各节点进行多角度扫 描， 根据仿真结果指导各个 MOS 应该摆放在版图的何种位置来避免两个敏感节点同时被干 扰。 同时， 在版图上考虑到相邻存储单元之间存在同时被打中的问题， 通过保护环的形式来 形成隔离， 来避免一个字节中多位发生翻转， 最终形成一个容错。
20、存储单元的合理晶体管布 局方案。 0022 DICE 结构的存储单元其核心部分为 8 个 MOS 管， 其位置的摆放严重影响到其抗外 界干扰的效果。因此， 首先对各晶体管的敏感节点进行分析， 然后考虑其摆放位置。经过对 电路的分析发现， 每个 MOS 器件的漏端都是敏感节点， 节点 b0 和节点 b2 不能同时被外界干 扰所影响， b1 和 b3 不能同时被外界干扰所影响， 因此在版图布局时， 将尽可能让其节点相 隔较远， 这样外界干扰就不容易同时影响两个敏感节点造成存储单元的翻转。为了使存储 单元的版图进可能接近方形， 在考虑了 PMOS 管和 NMOS 的数量后， 选择了 PMOS 管和 。
21、NMOS 都 各自排成两行的布局形式。 0023 图 3 是依照本发明实施例的对容错存储单元的晶体管进行布局的方法流程图， 该 方法包括以下步骤 ： 0024 首先， 在 PMOS 版图上放置 4 个 PMOS 管。将 PMOS 器件 PM0 放置在 PMOS 版图部分 的左上角， PM1 管则放置在其右下角。这样的好处是， 和把 PM2 管放置在右边和下面相比， PM1管离PM0管的直线距离最远， 粒子经过PM0管后需要更大的能量才能获得足够的射程达 到 PM1 管。器件级仿真也证明， 把 PM1 管放在 PM0 管的右下角要优于把其放在 PM0 管的左 边或右边。在版图的中间， 则放置与这。
22、 8 个 MOS 无关的晶体管来形成隔离。PM2 管考虑和 PM1 管形成对称， 然后根据之前的原理， 在 PM2 管的右上角放置 PM3 管。仿真同样证明了如 此摆放的正确性。这样， 敏感节点对 b0 和 b2， b1 和 b3 就被很好的隔离开了。 0025 其次， 在 NMOS 版图上放置 4 个 NMOS 管。考虑到和 PMOS 管的对称性问题， 因此将 NM0 管放置在 NMOS 版图部分的左下角， 这样方便和 PM0 之间的互连。根据和 PMOS 同样的 原理， 将 NM1 管放置在 NM0 管的右上角， 同时处在 PM1 管的正下方。然后将存储单元中其他 晶体管放置版图中的中间，。
23、 以获得较远的隔离。接着将 NM2 管放置在和 NM1 管关于版图中 心左右对称的地方， 同时又处在 PM2 管的正下方， 以获得和其较好的互连空间。最后将 NM3 管放置在 NM2 管的右下角， 同时处在 PM3 管的正下方。这样， 敏感节点对 b0 和 b2， b1 和 b3 获得了较远的隔离。 0026 最后， 考虑到存储单元在进行行列排布时， 如果不采取措施， 外界干扰有可能在影 响一个存储单元的边缘部分后穿通到了另一个存储单元。 这样可能会造成两个存储单元发 生翻转。因此， 将所有 PMOS 管用一个保护环保护起来， 并将所有 NMOS 管也用一个保护环保 护起来。当外界干扰穿越一个。
24、存储单元达到另一个存储单元时， 保护环将起到一定的阻挡 作用， 屏蔽外界干扰信号。 0027 最终， 在经过仔细考虑和精心布局后， 形成了如附图 1 所示的版图。整体仿真证 明， 该版图获得了单比特存储单元较好的容错能力， 同时在整个存储单元阵列中， 能起到一 定的抗多比特翻转的能力。 0028 以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进行了进一步详 说 明 书 CN 102314538 A CN 102314542 A4/4 页 7 细说明， 所应理解的是， 以上所述仅为本发明的具体实施例而已， 并不用于限制本发明， 凡 在本发明的精神和原则之内， 所做的任何修改、 等同替换、 改进等， 均应包含在本发明的保 护范围之内。 说 明 书 CN 102314538 A CN 102314542 A1/2 页 8 图 1 图 2 说 明 书 附 图 CN 102314538 A CN 102314542 A2/2 页 9 图 3 说 明 书 附 图 CN 102314538 A 。