用于对待测设备进行测试的测试器、方法和计算机程序.pdf

一种用于对待测设备进行测试的测试器包括第一通道单元和第二通道单元。第一通道单元包括用于来自待测设备的信号的相应第一管脚连接，适用于至少部分地对从第一管脚连接获得的数据进行处理的相应第一测试处理器，以及与第一测试处理器耦合并且适用于存储由第一测试处理器提供的数据的相应第一存储器。第一通道单元适用于将从第一管脚连接获得的数据的至少一部分作为传送数据传送到第二通道单元。第二通道单元包括适用于至少部分地对来自第一通道单元的传送数据进行处理的相应第二测试处理器。

1.  一种用于对待测设备进行测试的测试器(100；200；300；400)，所述测试器包括：
第一通道单元(110；210；310；41011)，所述第一通道单元包括用于来自待测设备(4101)的信号(346)的相应第一管脚连接(132；216；316)，适用于至少部分地对从所述第一管脚连接获得的数据进行处理的相应第一测试处理器(112；212)，以及与所述第一测试处理器耦合并且适用于存储由所述测试处理器提供的数据的相应第一存储器(114；214)；以及
第二通道单元(120；220；320；42012)；
其中，所述第一通道单元适用于将从所述第一管脚连接获得的数据的至少一部分作为传送数据传送到所述第二通道单元，并且
其中，所述第二通道单元包括适用于至少部分地对来自所述第一通道单元的传送数据进行处理的相应第二测试处理器(122；222)。

2.  如权利要求1所述的测试器(100；200；300；400)，其中，所述第二通道单元(120；220；320；42012)包括第二管脚连接(226；326)，并且
其中，所述第二测试处理器(122；222)被配置为以组合的方式对从所述第二管脚连接获得的数据以及从所述第一通道单元(110；210；310；41011)传送到所述第二通道单元的传送数据进行处理。

3.  如权利要求2所述的测试器(100；200；300；400)，其中，所述第二通道单元(120；220；320；420_1_2)适用于将从所述第二管脚连接(226；326)获得的数据的至少一部分作为传送数据传送到所述第一通道单元，并且
其中，所述第一测试处理器被配置为利用在相应测试程序中定义的条件分支指令和存储器访问指令，来至少部分地对来自所述第二通道单元的传送数据进行处理。

4.  如权利要求3所述的测试器(100；200；300；400)，其中，所述第一测试处理器(112；212)被配置为以组合的方式对从所述第一管脚连接(132；216；316)获得的数据以及从所述第二通道单元(120；220；320；42012)传送到所述第一通道单元(110；210；310；410_1_1)的传送数据进行处理。

5.  如权利要求1所述的测试器(100；200；300；400)，其中，所述第二测试处理器(122；222)被配置为仅对从其他通道单元(110；210；310；330；420_1_1)传送到所述第二通道单元(120；220；320；420_1_2)的管脚数据进行处理。

6.  如权利要求5所述的测试器(100；200；300；400)，其中所述第二通道单元(120；220；320；420_1_2)包括第二管脚连接(226；326)，其中，所述第二管脚连接是不连接的，或者其中，所述第二测试处理器(122；222)被配置为不对来自所述第二管脚连接的数据进行处理。

7.  如权利要求1到6的任一项所述的测试器(100；200；300；400)，其中，所述第一通道单元(110；210；310；330；420_1_1)被配置为仅将从所述第一管脚连接(132；216)获得的数据的严格子集传送到第二通道单元(120；220；320；420_1_2)。

8.  如权利要求1到7的任一项所述的测试器(100；200；300；400)，其中，所述第一通道单元(110；210；310；330；420_1_1)和所述第二通道单元(120；220；320；420_1_2)二者都耦合到公共衔接线(140；250；450)，
其中，所述第一测试处理器(112；212)被配置为经由所述衔接线将所述传送数据传送到所述第二通道单元。

9.  如权利要求8所述的测试器(100；200；300；400)，其中，所述第二通道单元(120；220；320；420_1_2)包括第二管脚连接，并且其中，所述第二测试处理器(122；222)被配置为经由所述衔接线将从所述第二管脚连接(226；326)获得的数据传送到所述第一通道单元(110；210；310；330；420_1_1)。

10.  如权利要求1到9的任一项所述的测试器(100；200；300；400)，其中，所述第一通道单元(110；210；310；330；420_1_1)和所述第二通道单元(120；220；320；420_1_2)被耦合到衔接线(140；250；450)，其中，所述衔接线实现线或逻辑功能或者线与逻辑功能，
其中，所述第一测试处理器(112；212)和所述第二测试处理器(122；222)是时间同步的；
其中，所述第一测试处理器被配置为在第一同步时间间隔(532)中将数据样本应用于所述衔接线；
其中，所述第二测试处理器被配置为在所述第一同步时间间隔内对于所述衔接线的状态中立地运转，并且被配置为在所述第一同步时间间隔中根据所述衔接线的状态来确定来自所述第一通道单元的传送数据的数据样本。

11.  如权利要求10所述的测试器(100；200；300；400)，其中，所述第二测试处理器(122；222)被配置为将所确定的来自所述第一通道单元(110；210；310；330；420_1_1)的传送数据的数据样本存储在第二存储器(124；224)中。

12.  如权利要求10或11所述的测试器(100；200；300；400)，其中，所述第二测试处理器(122；222)被配置为在第二同步时间间隔(538)中将数据样本应用于所述衔接线(140；250；450)；
其中，所述第一测试处理器(112；212)被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第二同步时间间隔中根据所述衔接线的状态来确定来自所述第二通道单元(120；220；320；420_1_2)的传送数据的数据样本。

13.  如权利要求12所述的测试器(100；200；300；400)，其中，所述第一测试处理器被配置为将所确定的来自所述第二通道单元(120；220；320；420_1_2)的传送数据的数据样本写入所述第一存储器(140；240)中。

14.  如权利要求1到13的任一项所述的测试器(100；200；300；400)，还包括：
第三通道单元(230；330；430_1_i)，所述第三通道单元包括用于来自DUT的信号的相应第三管脚连接(236；336)，相应第三测试处理器(232)，以及与所述第三测试处理器耦合并且适用于存储由所述第三测试处理器提供的数据的相应第三存储器(234)；
其中，所述第一通道单元(110；210；310；330；420_1_1)适用于将从所述第一管脚连接(216；316)获得的第一传送数据传送到所述第二通道单元(220；320；420_1_2)和所述第三通道单元(230；330；420_1_i)；
其中，所述第二通道单元适用于将从所述第二管脚连接(226；326)获得的第二传送数据传送到所述第一通道单元和所述第三通道单元；并且
其中，所述第三通道单元适用于将从所述第三管脚连接(236；336)获得的第三传送数据传送到所述第一通道单元和所述第二通道单元；
其中，所述第三通道单元耦合到所述衔接线(250；450)；
其中，所述第三测试处理器(232)与所述第一测试处理器(212)和所述第二测试处理器(222)是时间同步的；并且
其中，所述第三测试处理器被配置为在第一同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第一同步时间间隔中根据所述衔接线的状态来确定所述第一传送数据的数据样本；
其中，所述第二测试处理器被配置为在第二同步时间间隔中将所述第二传送数据的数据样本应用于所述衔接线；
其中，所述第一测试处理器被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第二同步时间间隔中根据所述衔接线的状态来确定来自所述第二通道单元的第二传送数据的数据样本；
其中，所述第三测试处理器被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第二同步时间间隔中根据所述衔接线的状态来确定来自所述第二通道单元的第二传送数据的数据样本；并且
其中，所述第三测试处理器被配置为在第三同步时间间隔中将所述第三传送数据的数据样本应用于所述衔接线；
其中，所述第一测试处理器被配置为在所述第三同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第三同步时间间隔中根据所述衔接线的状态来确定来自所述第三通道单元的第三传送数据的数据样本；并且
其中，所述第二测试处理器被配置为在所述第三同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第三同步时间间隔中根据所述衔接线的状态来确定来自所述第三通道单元的第三传送数据的数据样本。

15.  如权利要求1到13的任一项所述的测试器(100；200；300；400)，还包括：
第三通道单元(230；330；430_1_i)，所述第三通道单元包括相应第三测试处理器(232)，以及与所述第三测试处理器耦合并且适用于存储由所述第三测试处理器提供的数据的相应第三存储器(234)；
其中，所述第一通道单元(110；210；310；330；420_1_1)适用于将从所述第一管脚连接(216；316)获得的第一传送数据传送到所述第二通道单元(220；320；420_1_2)和所述第三通道单元(230；330；420_1_i)；并且
其中，所述第二通道单元适用于将从所述第二管脚连接(226；326)获得的第二传送数据传送到所述第一通道单元和所述第三通道单元；
其中，所述第三通道单元耦合到所述衔接线(250；450)；
其中，所述第三测试处理器(232)与所述第一测试处理器(212)和所述第二测试处理器(222)是时间同步的；并且
其中，所述第三测试处理器被配置为在第一同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第一同步时间间隔中根据所述衔接线的状态来确定所述第一传送数据的数据样本；
其中，所述第二测试处理器被配置为在第二同步时间间隔中将所述第二传送数据的数据样本应用于所述衔接线；
其中，所述第一测试处理器被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第二同步时间间隔中根据所述衔接线的状态来确定来自所述第二通道单元的第二传送数据的数据样本；
其中，所述第三测试处理器被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第二同步时间间隔中根据所述衔接线的状态来确定来自所述第二通道单元的第二传送数据的数据样本。

16.  如权利要求1到13的任一项所述的测试器(100；200；300；400)，还包括：
第三通道单元(230；330；430_1_i)，所述第三通道单元包括用于来自DUT的信号的相应第三管脚连接(236；336)，相应第三测试处理器(232)，以及与所述第三测试处理器耦合并且适用于存储由所述第三测试处理器提供的数据的相应第三存储器(234)；
其中，所述第一通道单元(110；210；310；330；420_1_1)适用于将从所述第一管脚连接(216；316)获得的第一传送数据传送到所述第二通道单元(220；320；420_1_2)；
其中，所述第二通道单元适用于将从所述第二管脚连接(226；326)获得的第二传送数据传送到所述第一通道单元；并且
其中，所述第三通道单元适用于将从所述第三管脚连接(236；336)获得的第三传送数据传送到所述第一通道单元和所述第二通道单元；
其中，所述第三通道单元耦合到所述衔接线(250；450)；
其中，所述第三测试处理器(232)与所述第一测试处理器(212)和所述第二测试处理器(222)是时间同步的；并且
其中，所述第三测试处理器被配置为在第一同步时间间隔中对于所述衔接线的状态中立地运转；
其中，所述第二测试处理器被配置为在第二同步时间间隔中将所述第二传送数据的数据样本应用于所述衔接线；
其中，所述第一测试处理器被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第二同步时间间隔中根据所述衔接线的状态来确定来自所述第二通道单元的第二传送数据的数据样本；
其中，所述第三测试处理器被配置为在所述第二同步时间间隔中对于所述衔接线的状态中立地运转；并且
其中，所述第三测试处理器被配置为在第三同步时间间隔中将所述第三传送数据的数据样本应用于所述衔接线；
其中，所述第一测试处理器被配置为在所述第三同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第三同步时间间隔中根据所述衔接线的状态来确定来自所述第三通道单元的第三传送数据的数据样本；并且
其中，所述第二测试处理器被配置为在所述第三同步时间间隔中对于所述衔接线的状态中立地运转，并且被配置为在所述第三同步时间间隔中根据所述衔接线的状态来确定来自所述第三通道单元的第三传送数据的数据样本。

17.  如权利要求10到16的任一项所述的测试器(100；200；300；400)，其中多个硬件点的通道单元(420_1_1，420_1_2，420_1_i；420_2_1，420_2_2，420_2_i；420_n_1，420_n_2，420_n_i)耦合到所述衔接线(450)，其中，第一硬件点的通道单元被配置为在第一组时间间隔的时间间隔(532；538)期间访问所述衔接线；并且
其中，第二硬件点的通道单元被配置为在第二组时间间隔的时间间隔(534；540)期间访问所述衔接线；
其中，所述第一组时间间隔的时间间隔与所述第二组时间间隔的时间间隔是不交叠的。

18.  如权利要求1到17的任一项所述的测试器(100；200；300；400)，其中，所述第二通道单元(120；220；320；420_1_2)包括第二管脚连接，其中，所述第一测试处理器(112)被配置为利用从所述第二管脚连接获得的数据来执行第一测试算法。

19.  如权利要求18所述的测试器(100；200；300；400)，其中所述第一测试处理器(112)适用于利用从所述第二管脚连接和所述第一管脚连接二者获得的数据来执行所述第一测试算法。

20.  如权利要求1到14的任一项所述的测试器(100；200；300；400)，其中，所述第一测试处理器(112)和所述第二测试处理器(122)被配置为同时地执行不同的测试算法，两种算法都使用从所述第一通道单元的所述第一连接管脚获得的数据。

21.  如权利要求1到20的任一项所述的测试器(100；200；300；400)，其中，所述第一测试处理器(112；212)和所述第二测试处理器(122；222)被配置为同时地执行不同的测试算法，两种算法都使用从多个通道单元的多个连接管脚获得的数据。

22.  如权利要求1到21的任一项所述的测试器(100；200；300；400)，其中，所述第一测试处理器(112)适用于利用在与所述第一测试处理器相关联的测试程序中定义的条件分支指令和存储器访问指令，来至少部分地对从所述第一管脚连接(132；260；360)获得的数据进行处理；并且
所述第二测试处理器(122；222)适用于利用在相应测试程序中定义的条件分支指令和存储器访问指令，来至少部分地对来自所述第一通道单元的传送数据进行处理。

23.  一种用于对待测设备进行测试的方法，所述方法包括：
从第一通道单元的第一管脚连接获得(910)数据；
将从所述第一管脚连接获得的数据的至少一部分作为传送数据传送(920)到第二通道单元；
在所述第一通道单元的测试处理器中至少部分地对从所述第一管脚连接获得的数据进行处理(930)；以及
在所述第二通道单元的测试处理器中至少部分地对来自所述第一通道单元的传送数据进行处理(940)。

24.  一种用于当其在计算机上运行时执行如权利要求23所述的方法的计算机程序。

用于对待测设备进行测试的测试器、方法和计算机程序
技术领域
本发明一般地涉及用于对待测设备(device under test)进行测试的测试器，用于对待测设备进行测试的方法和计算机程序。具体地，本发明涉及实现用于n比特捕捉测试的本地并且并行的处理的概念。
背景技术
在测试领域中(例如，当测试芯片或所承载的印刷电路板时)，利用多个独立通道来捕捉不同测试管脚(pin)(例如，芯片的管脚或测试点，或者所承载的印刷电路板的节点)的信号。例如，具有多个测试管脚(输入管脚、输出管脚、输入/输出管脚、测试点或电路节点)的待测设备被连接到多个测试通道。每个测试通道接收一个测试管脚的信息。此外，每个通道通常对由相应通道所捕捉到的数据执行处理。
以下，将参考图10来描述传统的测试系统。出于此目的，图10示出测试系统的示意性框图。用1000来整体地指代图10的测试系统。测试系统1000包括待测设备1010，以及例如n+1个数字通道1020_0到1020_n。待测设备还包括n+1个端子或测试管脚1030_0到1030_n。每个测试通道1020_0到1020_n包括数字前端1040_0到1040_n、测试处理器1044_0到1044_n以及存储器1048_0到1048_n。以下，将描述用于第0比特(bit₀)的数字通道1020_0的结构。
数字前端1040_0的连接与待测设备1010的测试管脚1030_0耦合用于bit₀。此外，数字前端1040_0与测试处理器1044_0耦合。例如，测试处理器1044_0可以经由数字前端1040_0将信号1046_0输出到测试管脚1030_0。此外，测试处理器1044_0可以适用于经由数字前端1040_0从测试管脚1030_0接收信号。这样，数字前端1040_0构成测试处理器1044_0和待测设备的测试管脚1030_0之间的接口。此外，测试处理器1044_0耦合到相应的存储器1048_0。
这样，数字通道1020_0例如适用于接收在用于bit₀的测试管脚1030_0处呈现的数字(或模拟)模式，并且适用于将在测试管脚1030_0处呈现的模式存储在存储器1048_0中。类似地，第n个数字通道1020_n可以适用于接收在待测设备的第n个测试管脚1030_n处呈现的模拟或数字模式，并且适用于将相应的模式存储在存储器1048_n中。然而，应注意，待测设备1010的并行DUT输出数据按照管脚被捕捉。换言之，每个数字通道1020_0到1020_n包括(或包含)单个比特的数据。换言之，数字通道1020_0到1020_n的每个仅有权使用待测设备1010的一个测试管脚1030_0到1030_n。因此，对待测设备1010的输出数据进行并行捕捉导致数字通道1020_0到1020_n的存储器1048_0到1048_n中的分发的数据的模式。
一般地，可以说对待测设备的输出数据进行并行捕捉导致自动测试设备(ATE)系统中的分发的数据。
此外，应注意，在许多测试(例如，模数转换器测试、并行协议测试)中，为了计算测试结果，完整的数据是必需的。然而，在传统的测试系统中，数据在多个通道之间被分发，并且每个通道的测试处理器无权使用其他通道的存储器。因此，单个测试处理器不能够对结果进行计算。
为了实现最佳的测试成本，自动测试设备(ATE)系统应当尽可能快地对待测设备进行测试。通过使用传统的概念，具有分发的数据导致增大的测试时间。按照惯例，分发的数据从测试系统被上传到工作站，在工作站处它们被组合并处理。在此应注意，开始上传通常带来等待时间，其中该等待时间通常发生在每个通道。在多点测试(multi-site testing)(例如，当同时测试若干个待测设备时)的情况下，由于工作站不能够进行并行处理(至少不能以有效的方式进行并行处理)，所以从所捕捉到的数据对结果进行计算通常对于每个点是串行的。
此外，在若干种算法必须被应用于所捕捉到的数据的情况下，由于工作站通常是不能进行并行处理的，所以工作站中的计算通常是串行执行的。此外，在所捕捉到的数据必须被应用为不同测试的刺激物(stimulus)的情况下，经组合的数据必须被再次下载到测试系统。
发明内容
考虑到传统测试的上述缺点，本发明的目的之一在于产生用于执行复杂测试的资源高效型概念。
该目的通过如权利要求1所述的测试器、如权利要求23所述的对待测设备进行测试的方法以及如权利要求24所述的计算机程序来实现。
本发明创造了用于对待测设备进行测试的测试器。该测试器包括第一通道单元(channel unit)和第二通道单元。第一通道单元包括用于来自待测设备的信号的相应第一管脚连接，适用于至少部分地对从第一管脚连接获得的数据进行处理的相应第一测试处理器，以及与第一测试处理器耦合并且适用于存储由测试处理器提供的数据的相应第一存储器。第一通道单元适用于将从第一管脚连接获得的(或捕捉到的)数据的至少一部分作为传送数据传送到第二通道单元。第二通道单元包括适用于至少部分地对来自第一通道单元的传送数据进行处理的相应第二测试处理器。
本发明的关键思想之一是可以通过将由第一通道单元捕捉到的数据分发给第二通道单元，使得第二通道单元的测试处理器有权使用由第一通道单元捕捉到的数据，从而来实现对待测设备的高效测试。这样，该发明概念使得其他的通道单元(例如第二通道单元以及更多的通道单元)能够利用由第一通道单元捕捉到的数据。这样，不能直接访问一特定测试管脚的通道单元能够经由另一测试单元访问在该特定测试管脚处呈现的数据。
因此，特定通道单元的测试处理器(例如第二通道单元的测试处理器)能够有权使用在待测设备的多个测试管脚处呈现的数据信号。因此，特定通道单元的测试处理器能够执行复杂测试算法，即使测试算法需要关于多个测试管脚处的数据的信息作为输入数据。因此，即使通道单元仅能够直接访问一个测试管脚，或者甚至于根本不能访问任何测试管脚，在该通道单元内执行复杂测试算法也是可能的。
因此，该发明概念使得能够在多个单通道的通道单元的测试处理器中对多个复杂测试算法(例如，需要多个测试管脚处的数据作为输入数据的算法)进行并行评估。因此，可以对通道单元的测试处理器的计算力进行最优使用。在专用工作站中执行复杂计算的需求(这需要将所有的捕捉数据都下载到工作站)可以被避免。这样，与在执行复杂计算之前将捕捉数据下载到工作站的测试概念相比，该发明概念能够实现测试速度的大幅提高。这样，通过应用该发明概念，测试时间和测试成本能够大幅降低。
本发明的优选实施例由从属权利要求来限定。此外，本发明创造了如权利要求23所述的用于对待测设备进行测试的方法以及如权利要求24所述的计算机程序。
附图说明
随后将通过参考附图来描述本发明的优选实施例，其中：
图1示出根据本发明实施例的发明测试器的示意性框图；
图2示出根据本发明实施例的发明测试器的示意性框图；
图3示出根据本发明实施例的发明测试器的示意性框图；
图4示出根据本发明实施例的发明测试器的示意性框图；
图5示出根据本发明实施例的发明测试器中的定时的图形表示；
图6示出根据本发明实施例的用于在不同通道单元之间交换所捕捉到的数据的发明程序的程序清单；
图7示出根据本发明实施例的用于通过发明测试器来在通道单元之间交换所捕捉到的数据的程序的程序清单；
图8a示出根据本发明实施例的用于测试器在通道单元之间交换所捕捉到的数据的发明方法的流程图的第一部分；
图8b示出根据本发明实施例的用于测试器在通道单元之间交换所捕捉到的数据的发明方法的流程图的第二部分；
图9示出根据本发明实施例的用于对待测设备进行测试的发明方法的流程图；以及
图10示出传统测试器的示意性框图。
具体实施方式
图1示出用于对待测设备进行测试的发明测试器的示意性框图。用100来整体地指代图1的测试器。测试器100包括第一通道单元110。第一通道单元110包括相应的第一测试处理器112和相应的第一存储器114。第一存储器114耦合到第一测试处理器112，并且适用于存储由第一测试处理器112提供的数据。
测试器100还包括第二通道单元120。第二通道单元120包括相应的第二测试处理器122和相应的第二存储器124。第二存储器124耦合到第二测试处理器122，并且适用于存储由第二测试处理器122提供的数据。
此外，第一通信单元100包括管脚连接132，该管脚连接132适用于从在此未示出的待测设备接收信号。
此外，应注意，第一通道单元110经由链路140耦合到第二通道单元120。优选地，链路140是使第一通道单元110与第二通道单元120相连接的直接链路。然而，可以使用其他类型的链路。
基于以上的结构描述，接着将描述测试器100的功能。应注意，第一通道单元110优选地适用于从第一管脚连接132获得或捕捉数据。这样，第一通道单元110例如可以适用于采集呈现在第一管脚连接132处的DUT信号的样本。这些样本(通常是关于在第一管脚连接132处呈现的信号的信息)例如可以根据第一通道单元110的结构而被提供给测试处理器112或存储器114。出于此目的，通道单元110例如可以包括一方面与第一管脚连接132耦合的并且另一方面与测试处理器112或存储器114耦合的模拟前端或数字前端。
然而，测试处理器112优选地适用于至少部分地对从第一连接管脚132获得的数据进行处理。这样，测试处理器112可以例如执行利用从第一连接管脚132捕捉到的数据的测试算法，以提供待测设备是否正确工作的信息。换言之，第一测试处理器112优选地适用于对从第一连接管脚132获得的数据进行处理以获得可以从其计算出待测设备的通过-失败结果(pass-fail-result)的中间结果，或者甚至是通过-失败结果本身。
此外，第一通道单元110适用于将从第一管脚连接132获得或捕捉到的数据的至少一部分作为传送数据传送到第二通道单元120。出于此目的，优选地使用第一通道单元110和第二通道单元120之间的链路140。
此外，测试处理器122优选地适用于或被配置为对从第一通道单元110被传送到第二通道单元120的传送数据至少部分地进行处理。
因此，对于第二通道单元120并不直接可用的数据可以在第二通道单元120中被处理，以获得例如中间结果，可以从该中间结果计算出待测设备的通过-失败结果。
应注意，通道单元120可以适用于从可选的相应连接管脚获得或捕捉数据。在通道单元120包括相应连接管脚的情况下，第二通道单元120的连接管脚优选地连接到这样的信号：其不同于在第一通道单元110的第一连接管理132处呈现的信号。这样，在上述的情况下，测试处理器122有权使用在第一通道单元110的第一连接管脚132处呈现的数据以及在第二通道单元的连接管脚处呈现的数据二者。因此，测试处理器122能够将从第一通道单元110传送的数据与由第二通道单元120获得或捕捉到的数据进行组合。这给予了第二通道单元120的第二测试处理器122执行复杂测试算法(其在由待测设备的两个或多个信号并行地提供的数据上操作)的机会，这样提供了优于传统测试器的、在测试性能方面的改进。
此外，在其中第二通道单元120的连接管脚是不活动的(inactive)的替代实施例中，第二通道单元120的测试处理器122仍能够利用从第一通道单元110传送来的数据来运行测试程序。这样，即使通道单元120不从第二通道单元120的连接管脚捕捉数据，通道单元120也仍能够通过利用由一个或多个其他通道单元(例如由第一通道单元110)所捕捉到的DUT数据执行测试程序，来辅助使测试加速。
从上述描述中可以容易地看出，当每个单通道的通道单元110、120包括独立的测试处理器112、122并且适用于仅与待测设备的单个信号耦合时，即使单通道的通道单元被使用，发明概念也考虑了很高程度的并行操作。
以下，将描述发明测试系统或测试器的示例性架构。出于此目的，图2示出根据本发明实施例的发明测试器的示意性框图。用200来整体地指代图2的测试器。测试器200包括第一通道单元210，其中第一通道单元210包括相应的第一测试处理器212、相应的第一存储器214和相应的第一管脚连接216。测试器200还包括第二通道单元220。第二通道单元220包括相应的第二测试处理器222、相应的第二存储器224和相应的第二管脚连接226。
测试器200还包括第三通道单元230。第三通道单元230包括相应的第三测试处理器232、相应的第三存储器234和相应的第三管脚连接236。
应注意，通道单元210、220、230例如可以与测试器100的通道单元110、120相同。此外，应注意，第一通道单元210包括第一同步信号242的输入。第二通道单元220包括第二同步信号244的输入，并且第三通道单元230包括第三同步信号246的输入。应注意，第一同步信号242、第二同步信号244和第三同步信号246可以是相同的，或者可以得自于公共的同步源或时钟源。应注意，通道单元210、220、230优选地适用于应用相应的同步信号242、244、246，这些同步信号用于对其各自的测试处理器212、222、232的定时进行同步。因此，可以假设测试处理器212、222、232以时间同步的方式进行操作。
此外，测试器200包括衔接线(match line)250，该衔接线250例如可以是连接第一通道单元210、第二通道单元220和第三通道单元230的电导线。衔接线因此可以例如被视为总线，三个通道单元210、220、230耦合到该总线。在此应注意，衔接线250优选地允许将由第一通道单元210捕捉到的数据传送到其他通道单元220、230的任一个。此外，衔接线250还可以允许将由第二通道单元220捕捉到的数据从第二管脚连接226传送到其他的通道单元210、230。此外，衔接线250可以附加地或可替代地用于将由第三通道单元230捕捉到的数据从第三管脚连接236传送到其他的通道单元210、220。随后将更详细地描述通道单元210、220、230之间的数据传送。
然而，应注意，不必所有的通道单元210、220、230都包括相应的管脚连接216、226、236。而是，在一个优选实施例中，仅一个通道单元(例如第一通道单元210)可以包括管脚连接216。其他通道单元220、230的管脚连接226、236例如可以被省略，或者可以通过通道单元220、230的适当配置被使得不起作用(deactivate)。
在替代实施例中，所有的通道单元210、220、230都可以包括管脚连接216、226、236，并且所有的管脚连接216、226、236都可以是活动的(activate)。
此外，应注意，在优选实施例中，通道单元210、220、230包括相同的硬件，其中通道单元210、220、230的操作细节可以通过为通道单元提供适当的配置数据来进行配置。例如，配置数据可以决定在管脚连接216、226、236处呈现的信号是否被采样。这样，虽然使用相同的硬件，但是各个通道单元210、220、230可以根据其配置来提供不同的功能，其中，例如，第一通道单元210可以适用于在其管脚连接216处对数据进行采样，而第二通道单元220不适用于在其管脚连接226处对数据进行采样。
将参考图3来描述关于发明测试器的操作的更多细节。图3示出根据本发明实施例的发明测试器的示意性框图。用300来整体地指代图3的测试器。测试器300包括第一通道单元310、第二通道单元320和第三通道单元330。通道单元310、320、330可以与参考图2所描述的通道单元210、220、230相同。第一通道单元310的连接管脚316连接到待测设备的第一信号346。应注意，第一信号346例如包括逻辑值序列“111”。此外，第二通道单元320的第二连接管脚326连接到待测设备的第二信号348。第二信号348例如表示逻辑值序列“100”。第三通道单元330的第三连接管脚336连接到待测设备的第三信号350，其中待测设备的第三信号350例如表示逻辑值序列“110”。还应注意，第一信号346例如表示并行的DUT输出数据的最低有效比特“bit₀”。第二信号348例如表示并行的DUT输出数据的第一比特“bit₁”，并且第三信号350例如表示并行的DUT输出数据的第二比特“bit₂”。以下，当比特的并行序列被表示时，最低有效比特被给出为最右侧的比特。此外，当比特的时间序列被给出时，第一比特将是最左侧的比特，并且最后一比特将是最右侧的比特。应注意，三个信号346、348、350表示比特的并行字。在第一时间实例处，信号346、348、350表示字“111”，在第二时间实例处，三个信号表示并行字“101”，并且在第三时间实例处，三个信号346、348、350表示并行字“001”。应注意，第一通道单元310优选地是单通道单元。因此，第一通道单元310仅包括单个DUT端子，即连接管脚316。连接管脚316耦合到第一信号346。因此，第一通道单元310从DUT接收一个DUT管脚的信号，即信号346。类似地，第二通道单元320仅包括单个DUT端子，即第二连接管脚326。因此，第二通道单元320仅从DUT接收单个信号，即信号348。类似地，第三通道单元330是单通道的通道单元，仅包括单个DUT端子，即第三连接管脚336。在第三连接管脚336处，第三通道单元330从DUT接收信号350。然而，在三个通道单元310、320、330之间存在耦合或接口，其使得通道单元能够交换所捕捉到的数据。因此，能够在通道单元310、320、330之间分发所捕捉到的模拟或数字数据(例如，所捕捉到的比特)，从而作为结果，通道单元310、320、330的每个都在其存储器中具有经由三个DUT信号346、348、350而传送的所有的数据字。如从图3中可见，在交换了所捕捉到的数据之后，所有的通道单元都在其各自的存储器中存储了三个数据字“111”和“101”和“001”。
因此，从图3可以看出，并行DUT输出数据在所有的管脚或单管脚的通道单元上被组合。换言之，通过使用衔接(match)机制的并行捕捉测试使产生经组合的数据，经组合数据在图3中被示出(例如n＝3个通道或通道单元)。
然而，应注意，在替代实施例中，仅从单个DUT测试管脚来捕捉信号可能是足够的。例如，利用第一通道单元310来捕捉信号346可能是足够的。在这种情况下，第二通道单元320和第三通道单元330的连接管脚326、336是不活动的。这样，单个序列，即第一信号346的序列“111”被捕捉并且在通道单元之间被分发。这样，由第一通道单元310捕捉到的序列“111”可用于第二通道单元320和第三通道单元330。因此，所有三个通道单元310、320、330(例如它们的测试处理器)可以基于经由第一通道单元310而捕捉到的数据来执行测试算法。
此外，在替代实施例中，可能识别出从待测设备捕捉到的特定数据字是不相关的，例如由于其仅是帧字(frame word)或同步字而并不承载期望信息。在这种情况下，不需要的DUT数据字的信息(例如比特)不需要在通道单元310、320、330之间被分发。在此例如假设DUT数据字“111”可以被通道单元310、320、330识别为同步字(或者通过其时间位置或者利用更高级数据流分析算法)，在通道单元310、320、330之间的对相应数据字或比特“111”的分发可以被省略。例如，经由无用数据字检测算法(例如同步字检测算法，或同步比特检测算法)来控制对分发的省略。然而，可替代地，可能已知在测试程序中的某一时间位置处将出现无用数据字(或无用数据比特)，那么因此用于在通道单元310、320、330之间分发相应比特的指令可以被省略。该省略可以或者在发送侧或者在接收侧。如果省略通过发送侧被触发或启动，那么对无用数据字或无用数据比特的传送可以被省略。如果省略通过接收侧被促成，那么接收通道单元可以适用于忽略(不接收或不存储)无用数据比特或无用数据字，即使它被发送通道单元发送。
此外，在替代实施例中，对所捕捉到的DUT输出数据的交换并不需要发生在所有的可用通道单元之间。例如，可能决定第三通道单元330不接收由第一通道单元310和第二通道单元320捕捉到的数据，然而仍将其自身捕捉到的数据发送到第一通道单元310和第二通道单元320。这样，在数据交换之后，第一通道单元310和第二通道单元320可以具有由所有三个通道310、320、330捕捉到的可用数据，而第三通道单元330仅有其自身捕捉到的数据可用。
在替代实施例中，可以存在对哪些所捕捉到的数据比特被分发给哪些通道单元的独立选择。例如，由某一通道单元捕捉到的第一数据比特组可以被传送到第一接收通道单元，并且第二、后续的或时间移位的数据比特组可以从该某一通道单元被传送到另一接收通道单元。换言之，可以基于每一比特来灵活地决定哪些所捕捉到的数据比特被分发到哪些通道单元。
以下，将描述关于所捕捉到的比特的分发的更多细节。出于此目的，图4示出根据本发明实施例的发明测试器的示意性框图。用400来整体地指代图4的测试器。测试器400包括多个通道单元，例如n×i个通道单元。优选地，通道单元是具有用于建立到DUT信号的连接的单个连接管脚的单通道通道单元。
应注意，通道单元被分组为硬件点(hardware site)，其中，每个硬件点例如负责对单个待测设备的测试或者负责对待测设备的独立可测试组件的测试。在图4的示例中，假设n个相同的设备410_1到410_n被同时测试。第一硬件点包括i个通道单元420_1_1到420_1_i，并且第n个测试点包括i个通道单元420_n_1到420_n_i。应注意，在此考虑的所有的通道单元(即至少两个硬件点的通道单元)接收得自于单个同步源的同步信号440。在优选实施例中，所有的通道单元420(或至少两个硬件点的通道单元)接收相同的同步信号440。应注意，优选地，所有的通道单元420(至少两个硬件点的通道单元)耦合到公共衔接线450。应注意，通道单元优选地经由三态驱动器、开源驱动器或开漏(open drain)驱动器来耦合到衔接线250，以使得通道单元可以开始这样的状态：其中它们对衔接线的信号电平不具有重大的影响(中立状态)。
以下，将详细描述通道单元之间对所捕捉到的数据的交换。出于此目的，图5示出同步信号“Sync”和同步时间间隔的图形表示。用500来整体地指代图5的图形表示。第一图形表示510示出同步信号(例如同步信号440)的时间演进。应注意，同步信号440被以理想的方式示出为方波信号。同步信号440的每个沿与硬件点(即通道单元组)相关联。此外，同步信号440的每个周期与一硬件点相关联，这被示出在第二图形表示530中。换言之，同步信号440的第一周期532与属于第一硬件点的通道单元相关联。同步信号440的随后的第二周期与属于第二硬件点的通道单元相关联。同步信号440的第n个周期536与第n个硬件点相关联。此外，同步信号周期与硬件点之间的关联优选地是重复的，以使得同步信号440的第(n+1)个周期538再次与属于第一硬件点的通道单元相关联。因此，存在同步信号440的周期序列，其中在同步信号440的周期和硬件点之间存在关联。同步信号的周期和硬件点之间的关联意味着硬件点的通道模块可以使用衔接线450，同时其他硬件点的通道单元对于衔接线450必须以中立的(neutral)的方式运转(behave)。
作为示例，通道单元420_1_1到420_1_i被允许在第一同步时间间隔532、第(n+1)个同步时间间隔538、第(2n+1)个同步时间间隔等期间(一般地：在第(kn+1)个同步时间间隔期间，其中k＝1、2、3、...)使用衔接线450(即，将信号置于衔接线450上)。在其他的同步时间间隔期间(例如在第2个、第3个、...、第n个同步时间间隔期间)，第一硬件点的通道单元对于衔接线450必须中立地运转。
此外，第二硬件点(例如相应的通道单元420_2_1到420_2_i)可以在第二同步时间间隔534、第(n+2)个同步时间间隔540等期间访问衔接线450。在其他的同步时间间隔期间，第二硬件站点的通道单元对于衔接线450应中立地运转。因此，实现了时间分段的机制，其中在每个同步时间间隔(或同步周期)期间，仅一单个硬件点可以访问衔接线450，同时其他硬件点对于衔接线450中立地运转。此外，应注意，在优选实施例中，在单个同步时间间隔或同步周期期间，仅一单个数据符号可以在硬件点的通道单元之间被交换。在此应注意，这可以通过在单个同步时间间隔期间准许仅对一单个通道单元进行访问来实现。可替代地，硬件点的所有通道单元都可以在一单个同步时间间隔期间有权使用衔接线450，其中通过衔接线450来执行线与(wired AND)或者线或(wired OR)运算。这样，当硬件点的多个通道单元在一单个同步时间间隔期间访问衔接线450时，衔接线的值将通过对通道单元提供给衔接线450的值的AND运算或者OR运算而被确定。然而，应注意，通道单元可以通过将其衔接线输出置于高阻态来对于衔接线450中立地运转。如果衔接线450执行线与运算，那么通道单元还可以在其衔接线输出被设定为逻辑值“1”的情况下，对于衔接线中立地运转。相反，如果衔接线450执行线或运算，那么通道在将其衔接线输出置于逻辑“0”态的情况下，对于衔接线中立地运转。
以下，将描述用于经由衔接线450在通道单元之间交换所捕捉到的数据的算法。在此，将假设线与运算被衔接线450执行。此外，假设有关的通道单元在其所关联的时间间隔中访问衔接线450，因此不会发生冲突。
图6示出可以在多个通道单元的测试处理器中执行的计算机程序的程序清单。用600来整体地指代图6的计算机程序。此外，还参考图8a，图8a示出了发明计算机程序的流程图。
应注意，计算机程序600示出如参考图4所描述的经由衔接线耦合的一组n+1个通道单元中的并行处理。计算机程序600的第一列描述存储地址(Memory address)的标签。用610来指代第一列。第二列612描述在第n个通道单元中执行的操作。第三列614描述在第一通道单元中执行的操作，并且第五列616描述在第0个通道单元中执行的操作。应注意，假设通常第n个通道模块在其存储器中存储了所捕捉到的数据值“bit_n”。第一通道单元在其存储器中存储了所捕捉到的信息“bit₁”，并且第0个通道单元在其存储器中存储了单独的信息“bit₀”。
一旦所捕捉到的信息被存储在存储器中，子程序(Subroutine)就被调用。这样，存储地址“check_bit_n”被得到。在该时间点处，通道单元通过将各自的值置于衔接线上来访问衔接线450。例如，第n个通道单元将信息“bit_n”置于衔接线450上，这通过语句“jbit_n＝statebit_n”来指示。其他通道单元将中立状态(例如逻辑“1”)置于衔接线450上，这通过指令“jbit₁＝1”和“jbit₀＝1”来指示。这样，仅第n个通道单元将存储在其存储器中的数据置于衔接线450上，而其他通道单元将中立数据置于衔接线450上或者使其衔接线输出不起作用。
随后线与运算在衔接线450上发生，因此衔接线的状态通过由第n个通道单元置于衔接线450上的信息而被有效地确定。在随后的指令中，所有的通道单元读入衔接线450的状态。根据衔接线450的状态，通道单元将逻辑值“0”和/或逻辑值“1”存储在其各自的存储器中。该操作由“if...then...else”语句来指示，其中if语句的条件是衔接线450的状态。这样，计算机程序600的第一部分630使得能够将所捕捉到的比特从第n个通道单元传送到其他的通道单元。
随后，在计算机程序600的第二部分632中，由第一通道单元获取的信息被传送到其他通道单元。此外，在计算机程序600的第三部分634中，由第0个通道单元获取的信息被传送到其他通道单元。与计算机程序600的第一部分630相比，使用了类似的指令。然而，指令“jbit₁＝statebit₁”指示出第一通道单元在衔接线上输出所获取的信息。此外，指令“jbit₀＝statebit₀”指示出第0个通道单元将其获取的(从连接管脚获取的)信息应用于衔接线。
此外，指令“jbit_n＝1”指示出第n个通道单元将中立信息应用于衔接线，或者对于衔接线中立地运转。
在此应注意，程序600的算法在图8a中以纯文本的形式被表示。用800来整体地指代图8a的算法。应注意，在第一列810中示出的指令可以在第一通道单元中被执行，而在第二列812中示出的指令在第二通道单元中被执行，并且在第三列814中示出的指令在第三通道单元中被执行。还应注意，第一列810、第二列812和第三列814的指令可以以时间同步的方式在不同的通道单元中被执行。此外，应注意，指令的第一块820中的指令优选地在与有关通道单元所属的、相应的硬件点相关联的第一同步时间间隔中被执行，其中指令的第二块822中的指令优选地在与相应的硬件点相关联的第二同步时间间隔期间被执行。指令的第三块824中的指令优选地在与硬件点相关联的第三个后续同步时间间隔期间被执行。
参考图3，指令的第一块820中的指令例如可以在同步时间间隔532期间被执行，而指令的第二块822中的指令例如可以在同步时间间隔538期间被执行。
应注意，在指令的第一块820期间，第一通道单元在步骤830将由第一通道单元从待测设备获取的比特置于衔接线上。在相同的同步时间间隔期间，第二通道单元和第三通道单元在步骤831和832将中立状态置于衔接线上。此外，第二通道单元在步骤833读取衔接线的状态并且在步骤834根据衔接线的状态将比特写入其存储器。并行地，第三通道单元在步骤835读取衔接线的状态并且在步骤836根据衔接线的状态将比特写入其存储器。
可选地，第一通道单元在步骤837也读取衔接线的状态并且在步骤838根据衔接线的状态将比特写入其存储器。在指令的第二块822期间，第二通道单元在步骤840将所获取的比特置于衔接线上，而第一通道单元和第三通道单元通过将中立状态置于衔接线上、读取衔接线的状态并且根据衔接线的状态将比特写入其各自的存储器，从而在步骤841、842、843、844、845、846中充当收听者。再一次地，第二通道单元也可以可选地在步骤847、848中读取衔接线的状态并且将比特写入其存储器。
在指令的第三块824期间，如步骤850-858所示，第三通道单元将由第三通道单元从DUT获取的比特传送到第一通道单元和第二通道单元。
应注意，在替代实施例中，某些操作可以被删去。例如，如果由某一通道单元所获取的比特是不相关的，那么对相应比特的传送可以被省略。如果例如由第一通道单元所获取的比特是不相关的，那么块820的指令可以被省略。如果由第二通道单元所获取的比特是不相关的，那么第二块822的指令可以被删去，并且如果由第三通道单元所获取的比特是不相关的，那么第三块824的指令可以被删去。
此外，并不是每个通道单元都可能需要接收所有的比特。例如，第一通道单元可能不需要接收由第二通道单元获取的比特。在这种情况下，步骤843和844可以被省略。如果第一通道单元不需要接收由第三通道单元获取的比特，那么步骤853和854可以被省略。类似地，步骤833和834和/或步骤855、856可以被省略。此外，步骤835、836和/或步骤845、846可以被省略。
此外，应注意，对不需要的比特的发送，即将所获取的比特置于衔接线上，可以被省略。此外，对不需要的比特的接收，即读取衔接线的状态并且根据衔接线的状态将比特写入存储器，可以被省略，其中可以任意选择哪些比特需要被哪个通道单元发送并且哪些比特需要被哪个通道单元接收。
以下，将参考图7、8和8b来描述发明算法的延伸。出于此目的，图7示出用于将所获取的比特从一个通道模块传送到另一个通道模块的发明计算机程序的程序清单。用700来整体地指代图7的计算机程序。应注意，图7的计算机程序700十分类似于图6的计算机程序600，因此在此将仅对不同之处进行说明。应注意，第一列710表示与第一列610类似的存储地址。第二列712表示由第n个通道模块执行的操作，该第n个通道模块适用于捕捉DUT的信号。第四列716表示由第0个通道单元执行的操作。这样，在第四列716中描述的操作等价于由计算机程序600的列616所描述的操作。然而，计算机程序700在第五列718中描述由附加通道单元执行的操作，该附加通道单元在优选实施例中被配置为不经由DUT连接管脚从待测设备捕捉数据。因此，附加通道模块718仅执行用于接收由其他通道单元所捕捉到的数据的指令，而不执行用于将所获取的数据发送到其他通道单元的任何指令。
在图8b中描述了附加通道模块的操作细节。出于此目的，图8b示出在附加通道单元中执行的发明方法的流程图。用870来整体地指代图8b的表示。应注意，图8b的方法可以被视为对图8a所示方法的补充。换言之，在图8b的流程图870中示出的步骤可以与在流程图800的列810、812、814中示出的步骤并行地并且以时间同步的方式被执行。这样，步骤880、881、882可以与步骤830-838并行地并且以时间同步的方式被执行。此外，步骤886、887、888可以与步骤840-848并行地并且以时间同步的方式被执行。此外，步骤890、891、892可以与步骤850-858并行地并且以时间同步的方式被执行。
这样，组合了图8a和8b中所示出的步骤的发明方法使得能够在第一通道单元、第二通道单元和第三通道单元之间充分交换所捕捉到的数据。此外，由第一通道单元、第二通道单元和第三通道单元捕捉到的数据被传送到附加通道单元，该附加通道单元本身并不从待测设备捕捉数据。
以下，将参考图9来描述发明概念的简化版本。
图9示出用于对待测设备进行测试的发明方法的流程图。用900来整体地指代图9的方法。方法900包括从第一通道单元的第一管脚连接获取数据的第一步骤。方法900还包括将从第一管脚连接获得的数据的至少一部分作为传送数据传送到第二通道单元的第二步骤。方法900包括在第一通道单元的测试处理器中至少部分地处理从第一管脚连接获得的数据的第三步骤。
此外，方法900包括在第二通道单元的测试处理器中至少部分地处理来自第一通道单元的传送数据的第四步骤940。
应注意，可以用参考发明概念而描述的任何步骤来补充图9的方法900。
根据发明方法的某些实现需求，可以在硬件或软件中实现发明方法。可以利用数字存储介质来执行实现方式，数字存储介质例如是其上存储了电子可读控制信号的磁盘、DVD CD、RAM、PROM、EPROM、EEPROM或闪存，数字存储介质与可编程计算机系统协作以使得发明方法被执行。一般地，本发明因此是具有存储在机器可读载体上的程序代码的计算机程序产品，当计算机程序产品在计算机上运行时程序代码可操作用于执行发明方法。换言之，发明方法因此是具有用于当计算机程序在计算机上运行时执行至少一个发明方法的程序代码的计算机程序。
以下，将总结本发明。应注意，存在其中可应用本发明的不同技术领域。例如，本发明当在自动测试设备(ATE)中从待测设备捕捉并行输出数据时带来益处。这样，发明概念例如可以在对模数转换器(ADC)进行测试时被应用。更一般地，可以说只要并行协议(或并行通信协议)被使用，本发明就可以被有利地应用。换言之，利用发明概念，可以改善或加速对使用并行数据传送协议的待测设备的测试。
此外，发明概念还可以当在自动测试设备中捕捉到来自待测设备的串行输出数据时被应用。例如，发明概念可以当操作(或测试)串行模数转换器(ADC)时被应用。更一般地，只要串行协议或串行数据传送协议被涉及，发明概念就可以以有利的方式被使用。总之，可以说本发明考虑了自动测试设备中的对测试结果的本地和并行计算。
在此应注意，本发明给出了多个方面，这些方面将在下文中被总结。
关于第一方面，应注意，通过使用ATE测试系统的衔接机制，能够进行并行捕捉，这带来了每个通道得到了完整的捕捉数据的情况。衔接机制使得能够根据不同通道的累积结果来进行条件跳转。已经参考图6描述了相应的n比特并行捕捉算法，其中(比特“bit₀”-“bit_n”的)每个比特被数字通道(例如，被不同的通道单元)捕捉。对如参考图6(以及图8)所描述的算法进行应用带来了如参考图3所描述的所有管脚上的组合数据或者所有通道单元上的组合数据。
每个通道(即每个通道单元或每个通道模块)都包含完整的数据(即经由多个独立的通道单元或通道模块从待测设备的多个测试管脚捕捉到的数据)。这个概念使得能够最小化测试时间，由于它
●缩短了用于启动对捕捉数据的上传的持续时间，因为从单个通道上传数据就足够了而上传并不发生在每一通道；
●实现了对每个捕捉通道的本地处理；不需要串行计算结果；
●实现了不同通道上的不同算法的并行处理，因为每个通道都具有完整的数据；
●使得能够仅上传结果；例如，大小比捕捉数据更小的结果；
●例如通过使用使得能够上传经累积的结果的公共通道机制，使得能够上传经组合的通过-失败结果；以及
●使得能够直接地应用所捕捉到的数据，因为不需要串行上传以及在工作站内对数据进行组合。
总结上述优点，一旦所需要的数据可用，就可以在通道单元或通道模块中并行地应用数据处理算法或测试算法。根据优选实施例，作为在通道间传送数据的结果，不同算法可以被应用在不同的通道单元或通道模块中。此外，不同算法的结果(这些算法的至少一些使用来自DUT的数据的不止一单个比特)可以以高效的方式被上传到工作站。此外，通道单元可以例如经由衔接线进行通信，以仅利用通道单元而不需要工作站的计算力来产生通过-失败结果。此外，为了上传从DUT的多个测试管脚获取的数据，仅将单个通道单元的存储内容上传到工作站就足够了，因为单个通道单元在其存储器中包括由多个通道单元所捕捉到的数据(这归因于本发明的在通道单元之间的数据传送)。从单个通道单元传送大量数据比从多个通道单元下载数据更高效，因为通信协议负荷降低了。
以下，将总结本发明的第二方面。第二方面例如已经参考图7的程序清单被给出了说明。应注意，图7的算法700是基于图6的算法600的。通过添加通道可以修改图6的算法，以将经组合的捕捉数据存储在一个或多个附加通道上。应注意，表达式“addChan”指代一个或多个附加通道，优选地指代一组通道。根据本发明的第二方面，一个或多个附加通道包含完整的数据。该概念使得能够最小化测试时间，理由如下：
●该概念使得能够最大化不同通道上不同算法的并行处理，在此每个不同的算法例如可以在不同的通道上被执行；
●该概念使得能够仅上传结果。例如，大小比捕捉数据更小的结果。
●该概念使得能够上传经组合的通过-失败结果，例如通过使用公共通道机制。
换言之，附加的数据处理算法可以在附加通道的测试处理器上被执行，其中附加通道被配置为不经由DUT连接管脚从DUT接收数据。
以下，将描述本发明的第三方面。根据本发明的第三方面，可以通过从某些通道去除“存储”操作来修改以上通过参考图6、7、8a和8b所描述的算法。这使得能够通过最小化必须存储波形的通道的数目来最优化存储器利用率。
以下，将描述本发明的第四方面。根据第四方面，可以通过去除针对某些比特或针对某些行的“存储”操作，来修改通过参考图6、7、8a和8b所描述的算法。这使得能够通过跳过不必要的比特来最优化存储器利用率。此外，所描述的概念通过在每个通道的存储器中存储经对齐(align)的数据来改善本地处理的吞吐量。
以下，将描述并行模数转换器测试的示例。对于测试并行模数转换器，以下步骤被应用：
●将波形应用于模数转换器。波形例如是由测试系统的模拟输出或模拟输入/输出模块输出的，或者是由任何其他模拟信号生成器输出的。
●通过若干个数字通道(或通道单元)来捕捉(模数转换器的)并行输出。
●将若干种算法应用于经组合的捕捉数据，例如用于计算INL(递增非线性)、DNL(差分非线性)或SNR(信噪比)的算法。
根据本发明的第一方面，所捕捉到的数据可以在若干个通道上被组合。每个通道都具有完整数据并且能够进行本地处理。因此，在每个通道上，不同算法可以被并行地执行。结果可以
●从执行算法的每个通道；或者
●通过使用公共通道机制作为组合结果，被上传。
以下，将描述用于串行模数转换器测试的示例。对于测试串行模数转换器，以下步骤被执行：
●将波形应用于模数转换器；
●通过单个数字通道来捕捉串行输出；以及
●将若干种算法应用于经组合的捕捉数据，例如用于计算INL、DNL或SNR的算法。
通过根据本发明第二方面的算法，能够将经组合的捕捉数据存储在若干个通道上。因此，在每个通道上，不同算法可以被并行地执行。结果可以
●从执行算法的每个通道；或者
●通过使用公共通道机制作为组合结果，被上传。
以下，将描述串行立体声扬声器输出测试。对于测试串行立体声输出，串行协议被使用，例如
●用于左输出和右输出的n比特字被从设备发出，并且
●附加的协议信息也可以被发出。
根据本发明的第三方面，能够跳过不必要的协议信息。根据本发明的第四方面，能够在不同的通道组上捕捉用于左和右输出的数据。这使得能够并行地对左和右输出数据应用若干种算法。
结果可以
●从执行算法的每个通道；或者
●通过使用公共通道机制作为组合结果，被上传。
以下，将总结测试器的衔接(match)机制。
应注意，测试处理器优选地包括序列发生器(sequencer)。这样，测试处理器优选地适用于执行用于进行条件跳转的序列发生器指令。序列发生器指令例如是通过JMPC(有条件地跳转)而被指定的。
JMPC指令优选地包括以下特征：
●对条件进行评估并且在条件为真的情况下跳转；
●跳转地址可以是绝对的或相对的。
用于进行跳转的条件经由时间分段机制在测试系统内被分发：
●每个通道属于一硬件点；
●每个通道的通过/失败条件根据时间被组合(ch1&&ch2&&...&ch n)在所配置的硬件点上。
例如通过参考图4和5描述了衔接机制。
以下，将给出对本发明各个方面的简短总结。应注意，本发明优选地涉及在自动测试设备(ATE)中的使用。根据本发明的实施例，本发明的第一方面包括以下概念：
●对待测设备输出的n比特捕捉(n∈{1，2，...，∞})；
●单点/多点；
●组合不同通道的数据；
●对相同的捕捉数据并行地应用不同算法；
●独立于测试类型(例如，模拟、数字、RF)。
根据本发明的实施例，本发明的第二方面包括以下概念：
●对待测设备输出的n比特捕捉(n∈{1，2，...，∞})；
●单点/多点；
●组合不同通道的数据；
●对相同的捕捉数据并行地应用不同算法；
●最大化并行操作；
●独立于测试类型(例如，模拟、数字、RF)。
根据本发明的实施例，本发明的第三方面包括以下概念：
●对待测设备输出的n比特捕捉(n∈{1，2，...，∞})；
●单点/多点；
●组合不同通道的数据；
●对相同的捕捉数据并行地应用不同算法；
●最小化存储器耗费；
●独立于测试类型(例如，模拟、数字、RF)。
根据本发明的实施例，本发明的第四方面包括以下概念：
●对待测设备输出的n比特捕捉(n∈{1，2，...，∞})；
●单点/多点；
●组合不同通道的数据；
●最小化存储器耗费；
●通过跳过比特来对齐存储器中的捕捉数据；
●独立于测试类型(例如，模拟、数字、RF)。
根据本发明或方法的另一方面，在待测设备被测试的同时发生数据组合。换言之，(对数据的)拷贝不是耗费额外时间的下游处理(设备测试并且然后拷贝数据)。
换言之，发明概念与首先对设备进行测试并且随后拷贝数据(拷贝到工作站)的传统方法不同。
因此，同时地或并行地执行通道单元之间的数据交换以及从/向设备的数据输入和/或输出。可替代地，可以交替地执行到待测设备的数据输入或数据输出以及通道单元之间的数据交换。因此，不一定在通道单元之间交换数据之前，执行定义了通道单元与DUT之间的交互的完整测试程序。更确切地，在本发明的实施例中，测试程序可以一方面定义DUT和通道单元之间交互的交替，并且另一方面定义通道单元之间的数据交换。
关于测试算法(例如，对DNL值或INL值的计算)的执行，根据本发明另一方面，本地评估(例如由通道单元中的测试处理器来执行)可以在整个波形被捕捉到之前开始。换言之，在某些情况下(DNL/INL)，虽然波形尚未被完全捕捉到，但是可以已经开始了本地评估。换言之，一旦(例如通过一个或多个通道单元)已经从DUT捕捉到了一部分的波形，计算就可以在通道单元中被启动。这是可能的，因为在完成对完整波形的捕捉之前，通道单元之间的捕捉数据交换优选地已经发挥作用。
综上所述，已经描述了尤其高效的概念，该概念使得能够在独立的(例如单通道的)通道单元中并行地处理不同测试算法。应注意，本发明例如可以被用在申请人的V93000SOC测试系统中，用于对不同类型的待测设备进行高效测试。