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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410638172.1 (22)申请日 2014.11.07 G06F 12/08(2006.01) (71)申请人 北京海尔集成电路设计有限公司 地址 100088 北京市海淀区花园路 4 号通恒 大厦 205 室 (72)发明人 刘琦 (54) 发明名称 一种适合 DDR 存储器的时域解卷积交织装置 及方法 (57) 摘要 本发明涉及一种适合 DDR 存储器的时域解 卷积交织装置及方法， 所述装置包括两个双读写 RAM、 FIFO、 两个逻辑控制电路， 第一逻辑控制电路 负责将输入数据或输出数据与两个 RAM 之间进行 交换 ；。
2、 第二逻辑控制电路负责两个 RAM 与 DDR 接 口之间进行数据交换， 在 DDR 中为通道 0 至通道 50 各自分配连续的物理地址空间 ； 当所述第一逻 辑控制电路每更新第一 RAM 或第二 RAM 内的一组 数据时， 第二逻辑控制电路将该组数据放入 DDR 相应物理地址空间中， 并读取下一组数据放入对 应的第一 RAM 或第二 RAM ； 每次连续读 / 写一行， 可以读一行、 写一行交替进行， 也可以读完所有行 再写。本发明的适合 DDR 存储的解卷积交织装置 及方法复用 DDR 存储单元， 节省片外 RAM， 并且提 高了 DDR 效率。 (51)Int.Cl. (19)中华人民共。
3、和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书4页 附图2页 (10)申请公布号 CN 104461934 A (43)申请公布日 2015.03.25 CN 104461934 A 1/2 页 2 1.一种适合DDR存储器的时域解卷积交织装置， 所述装置包括第一双读写口RAM、 第二 双读写口 RAM、 一个深度为 4 的 FIFO、 第一逻辑控制电路和第二逻辑控制电路， 所述第一双 读写口 RAM 或者第二双读写口 RAM 的物理地址和逻辑地址的对应关系如图 2 所示， 其中， 第一逻辑控制电路负责将输入数据或输出数据与第一 RAM 或第二 RAM 之间进行交换， 具体为。
4、 ： 每输入一个有效数据， 将该数据缓存到第一 RAM 或第二 RAM 的一个逻辑地址中， 同 时从 FIFO 中读取一个数据作为输出， 并在两个时钟周期后， 将上述逻辑地址缓存的数据送 入 FIFO 中 ； 对应于输入的有效数据的逻辑地址存储顺序为 ： ROW 依次加 1， 从 0 至 51 之间变化， 并 且 ROW 每增加到 51 时， COL 依次加 1， 从 0 至 m 之间变化， m 为自然数， m 可根据数据宽度及 DDR 接口的数据位宽来进行设置 ； 第二逻辑控制电路负责第一 RAM 或第二 RAM 与 DDR 接口之间进行数据交换， 其中， 在 DDR 中为通道 0 至通道 。
5、50 各自分配连续的物理地址空间 ； 当所述第一逻辑控制电路每更新 第一 RAM 或第二 RAM 内的一组数据时， 第二逻辑控制电路将该组数据放入 DDR 相应物理地 址空间中， 并读取下一组数据放入对应的第一 RAM 或第二 RAM ； 所述的第一 RAM 或第二 RAM 中数据的逻辑地址读写顺序为 ： COL 依次加 1， 从 0 至 m 之 间变化， COL 每增加到 m 时 ROW 依次加 1， COL 从 0 至 51 之间变化 ； 每次连续读、 写一行， 可 以读一行、 写一行交替进行， 也可以读完所有行再写。 2.根据权利要求1所述的适合DDR存储器的时域解卷积交织装置， 其特征。
6、在于 ： DDR物 理地址分配中已预先保证每一行在 DDR 中对应连续的物理存储地址， 从而可以连续读、 写 DDR。 3. 根据权利要求 1 或 2 所述的适合 DDR 存储器的时域解卷积交织装置， 其特征在于 ： 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出旧值。 4. 根据权利要求 1 或 2 所述的适合 DDR 存储器的时域解卷积交织装置， 其特征在于 ： 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出所述新值。 5. 根据权利要求 4 所述的适合 DDR 存储器的时域解卷积交织装置， 其特征在于 ： 所述 的第一RAM或第二RAM在写入新值的下一周期。
7、， 输出所述新值是通过以下步骤实现 ： 使用同 步 2 分频时钟， 外部每次写操作， 内部先读取并缓存旧值， 再写入新值， 同时输出缓存， 以使 得外部实现写新值、 读旧值。 6.一种适合DDR存储器的时域解卷积交织方法， 所述方法中采用了第一双读写口RAM、 第二双读写口 RAM、 一个深度为 4 的 FIFO、 第一逻辑控制电路和第二逻辑控制电路， 所述第 一双读写口 RAM 或者第二双读写口 RAM 的物理地址和逻辑地址的对应关系如图 2 所示， 其 中， 第一逻辑控制电路负责将输入数据或输出数据与第一 RAM 或第二 RAM 之间进行交换， 具体为 ： 每输入一个有效数据， 将该数据缓。
8、存到第一 RAM 或第二 RAM 的一个逻辑地址中， 同 时从 FIFO 中读取一个数据作为输出， 并在两个时钟周期后， 将上述逻辑地址缓存的数据送 入 FIFO 中 ； 对应于输入的有效数据的逻辑地址存储顺序为 ： ROW 依次加 1， 从 0 至 51 之间变化， 并 且 ROW 每增加到 51 时， COL 依次加 1， 从 0 至 m 之间变化， m 为自然数， m 可根据数据宽度及 DDR 接口的数据位宽来进行设置 ； 权 利 要 求 书 CN 104461934 A 2 2/2 页 3 第二逻辑控制电路负责第一 RAM 或第二 RAM 与 DDR 接口之间进行数据交换， 其中， 在。
9、 DDR 中为通道 0 至通道 50 各自分配连续的物理地址空间 ； 当所述第一逻辑控制电路每更新 第一 RAM 或第二 RAM 内的一组数据时， 第二逻辑控制电路将该组数据放入 DDR 相应物理地 址空间中， 并读取下一组数据放入对应的第一 RAM 或第二 RAM ； 所述的第一 RAM 或第二 RAM 中数据的逻辑地址读写顺序为 ： COL 依次加 1， 从 0 至 m 之 间变化， COL 每增加到 m 时 ROW 依次加 1， COL 从 0 至 51 之间变化 ； 每次连续读、 写一行， 可 以读一行、 写一行交替进行， 也可以读完所有行再写。 7.根据权利要求6所述的适合DDR存储。
10、器的时域解卷积交织方法， 其特征在于 ： DDR物 理地址分配中已预先保证每一行在 DDR 中对应连续的物理存储地址， 从而可以连续读、 写 DDR。 8. 根据权利要求 6 或 7 所述的适合 DDR 存储器的时域解卷积交织方法， 其特征在于 ： 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出旧值。 9. 根据权利要求 6 或 7 所述的适合 DDR 存储器的时域解卷积交织方法， 其特征在于 ： 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出所述新值。 10. 根据权利要求 9 所述的适合 DDR 存储器的时域解卷积交织方法， 其特征在于 ： 所述 的第一RA。
11、M或第二RAM在写入新值的下一周期， 输出所述新值是通过以下步骤实现 ： 使用同 步二分频时钟， 所述的第一 RAM 或第二 RAM 的外部每次写操作， 内部先读取并缓存旧值， 再 写入新值， 同时输出所述缓存， 以使得外部完成写新值和读旧值。 权 利 要 求 书 CN 104461934 A 3 1/4 页 4 一种适合 DDR 存储器的时域解卷积交织装置及方法 技术领域 0001 本发明涉及数字信号处理领域， 特别涉及一种适合 DDR 存储器的时域解卷积交织 装置及方法。 背景技术 0002 现有技术中， 数字电视地面广播传输系统中的涉及时域符号的卷机交织， 相应的 在接收端需对符号进行解。
12、卷积交织处理。 解卷积交织需要较大的存储空间， 一种典型情况， 交织宽度 B 52， 交织深度 M 720， 一个符号设需要 24bit， 则需要约 3Mbit 的存储空间。 0003 大的存储空间可以采用外接专用RAM(Random-Access Memory， 随机存取存储器)， 这就增加的芯片成本。而芯片公用的 DDR(Double Data Rate RAM 双倍速率同步动态随机 存储器 )， 存储空间很大， 解卷积交织装置可以使用此公用 DDR 来缓存数据。 0004 对于 DDR 而言， 每次读、 写操作都需要固定的准备时间和数据处理时间， 而对同一 bank 内、 同一行、 不同。
13、列的连续读操作或者写操作， 只需花费一次固定时间。即 DDR 对连续 的不跨行读操作或写操作效率较高， 对单个的读写操作效率较低。解卷积交织由于每个通 道的延时不同， 每次读、 写数据的地址都不连续， 会显著降低 DDR 的效率。 0005 针对上述问题， 本发明提供了一种适合DDR存储的解卷积交织方法， 以复用DDR存 储单元， 节省片外 RAM， 并且提高 DDR 效率。 发明内容 0006 鉴于现有技术中的问题， 本发明的目的在于提供一种适合 DDR 存储的解卷积交织 装置及方法， 以提高 DDR 效率， 节省片外 RAM。 0007 在第一方面， 本发明提供一种适合 DDR 存储器的时。
14、域解卷积交织装置， 所述装置 包括第一双读写口 RAM、 第二双读写口 RAM、 一个深度为 4 的 FIFO、 第一逻辑控制电路和第 二逻辑控制电路， 所述第一双读写口 RAM 或者第二双读写口 RAM 的物理地址和逻辑地址的 对应关系如图2所示， 其中， 第一逻辑控制电路负责将输入数据或输出数据与第一RAM或第 二 RAM 之间进行交换， 具体为 ： 每输入一个有效数据， 将该数据缓存到第一 RAM 或第二 RAM 的一个逻辑地址中， 同时从 FIFO 中读取一个数据作为输出， 并在两个时钟周期后， 将上述 逻辑地址缓存的数据送入 FIFO 中 ； 对应于输入的有效数据的逻辑地址存储顺序为。
15、 ： ROW 依 次加 1， 从 0 至 51 之间变化， 并且 ROW 每增加到 51 时， COL 依次加 1， 从 0 至 m 之间变化， m 为自然数， m 可根据数据宽度及 DDR 接口的数据位宽来进行设置 ； 第二逻辑控制电路负责第 一 RAM 或第二 RAM 与 DDR 接口之间进行数据交换， 其中， 在 DDR 中为通道 0 至通道 50 各自 分配连续的物理地址空间 ； 当所述第一逻辑控制电路每更新第一 RAM 或第二 RAM 内的一组 数据时， 第二逻辑控制电路将该组数据放入 DDR 相应物理地址空间中， 并读取下一组数据 放入对应的第一 RAM 或第二 RAM ； 所述的。
16、第一 RAM 或第二 RAM 中数据的逻辑地址读写顺序 为 ： COL 依次加 1， 从 0 至 m 之间变化， COL 每增加到 m 时 ROW 依次加 1， COL 从 0 至 51 之间 变化 ； 每次连续读、 写一行， 可以读一行、 写一行交替进行， 也可以读完所有行之后再进行写 说 明 书 CN 104461934 A 4 2/4 页 5 操作。这里的 “可以” 可以理解成 ： 能够。 0008 优选地， DDR 物理地址分配中已预先保证每一行在 DDR 中对应连续的物理存储地 址， 从而可以连续读、 写 DDR。即 ： DDR 物理地址分配中已预先保证第一 RAM 或第二 RAM 。
17、每一 行数据的存储地址， 从而可以连续读、 写 DDR。 0009 优选地， 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出旧值。 0010 优选地， 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出所述新值。 0011 优选地， 所述的第一RAM或第二RAM在写入新值的下一周期， 输出所述新值是通过 以下步骤实现 ： 使用同步 2 分频时钟， 外部每次写操作， 内部先读取并缓存旧值， 再写入新 值， 同时输出缓存， 以使得外部实现写新值、 读旧值。 0012 在第二方面， 本发明提供一种适合 DDR 存储器的时域解卷积交织方法， 所述方法 中采用了第一双读写口 。
18、RAM、 第二双读写口 RAM、 一个深度为 4 的 FIFO、 第一逻辑控制电路 和第二逻辑控制电路， 所述第一双读写口 RAM 或者第二双读写口 RAM 的物理地址和逻辑地 址的对应关系如图 2 所示， 其中， 第一逻辑控制电路负责将输入数据或输出数据与第一 RAM 或第二 RAM 之间进行交换， 具体为 ： 每输入一个有效数据， 将该数据缓存到第一 RAM 或第二 RAM 的一个逻辑地址中， 同时从 FIFO 中读取一个数据作为输出， 并在两个时钟周期后， 将上 述逻辑地址缓存的数据送入 FIFO 中 ； 对应于输入的有效数据的逻辑地址存储顺序为 ： ROW 依次加 1， 从 0 至 5。
19、1 之间变化， 并且 ROW 每增加到 51 时， COL 依次加 1， 从 0 至 m 之间变化， m 为自然数， m 可根据数据宽度及 DDR 接口的数据位宽来进行设置 ； 第二逻辑控制电路负责 第一 RAM 或第二 RAM 与 DDR 接口之间进行数据交换， 其中， 在 DDR 中为通道 0 至通道 50 各 自分配连续的物理地址空间 ； 当所述第一逻辑控制电路每更新第一 RAM 或第二 RAM 内的一 组数据时， 第二逻辑控制电路将该组数据放入 DDR 相应物理地址空间中， 并读取下一组数 据放入对应的第一 RAM 或第二 RAM ； 所述的第一 RAM 或第二 RAM 中数据的逻辑地。
20、址读写顺 序为 ： COL 依次加 1， 从 0 至 m 之间变化， COL 每增加到 m 时 ROW 依次加 1， COL 从 0 至 51 之 间变化 ； 每次连续读、 写一行， 可以读一行、 写一行交替进行， 也可以读完所有行再进行写操 作。这里的 “可以” 能够理解成 ： 能够。 0013 优选地， DDR 物理地址分配中已预先保证每一行在 DDR 中对应连续的物理存储地 址， 从而可以连续读、 写 DDR。 0014 优选地， 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出旧值。 0015 优选地， 所述第一 RAM 或第二 RAM 在写入新值的下一周期， 输出所述新。
21、值。 0016 优选地， 所述的第一RAM或第二RAM在写入新值的下一周期， 输出所述新值是通过 以下步骤实现 ： 使用同步二分频时钟， 所述的第一 RAM 或第二 RAM 的外部每次写操作， 内部 先读取并缓存旧值， 再写入新值， 同时输出所述缓存， 以使得外部完成所述的写新值和读旧 值的功能。 附图说明 0017 下面结合附图对本发明进行进一步说明， 但是这些示例性的说明只是用于解释本 发明， 并不构成对本发明的任何不当的限制。 0018 图 1 为本发明实施例的解卷积交织结构图示意图 ； 0019 图 2 为本发明实施例的 RAM 逻辑地址与物理地址对应关系示意图 ； 说 明 书 CN 。
22、104461934 A 5 3/4 页 6 0020 图 3 为本发明实施例的二分频实现等效写入新值、 输出旧值 RAM 模型示意图。 具体实施方式 0021 下面结合附图和具体实施方式， 对本发明的方法进行进一步详细的说明。 0022 本发明的目的是设计一种适合 DDR 存储的解卷积交织装置及方法， 以提高 DDR 效 率， 节省片外 RAM。所述解卷积交织装置也可以称为解卷积交织模块。 0023 图 1 是解卷积交织装置 / 模块示意图， 如其所示， 解卷积交织模块由 2 个具有双读 写口的随机存取存储器 RAM、 1 个深度为 4 的先入先出存储器 FIFO 和两个逻辑控制电路组 成。所。
23、述逻辑控制电路也可以称为逻辑控制单元。所述 2 个具有双读写口的随机存取存储 器 RAM 可以分别称为第一 RAM、 第二 RAM， 或者分别称为 ： 第一双读写口 RAM、 第二双读写口 RAM， 或者分别称为 ： 第一双读写 RAM、 第二双读写 RAM。所述两个逻辑控制电路可以分别称 为第一逻辑控制电路、 第二逻辑控制电路。 所述双读写口的含义是指具有两个读口、 两个写 口。所述逻辑控制电路也可以称为控制逻辑电路。图 1 中 DIN 代表输入数据， DOUT 代表输 出数据。 0024 图 2 是 RAM 逻辑地址与物理地址对应关系示意图， 如其所示， 为所述的双读写口 RAM 的物理地。
24、址和逻辑地址的对应关系。 0025 第一逻辑控制电路负责将输入数据、 输出数据和 RAM 之间的交换， 具体为 ： 每输入 一个有效数据， 将该数据缓存到一个 RAM 的一个逻辑地址中， 同时从 FIFO 中读取一个数据 作为输出， 并在两个周期后， 将 RAM 中该逻辑地址对应存储的旧值输出至 FIFO 中。 0026 其中， FIFO 的作用是， RAM 的输出相对于输入有 2 个周期的延时， 当每个周期输入 数据可能有效或无效， 相应的输出值也需要更新或保持， 于是采用 FIFO 以解决上述问题。 0027 数据的逻辑地址存储顺序为 ： ROW 依次 +1， 从 0 51 之间变化， R。
25、OW 每增加到 51， COL依次+1， 从0m之间变化， m可根据数据宽度及DDR接口数据位宽来设置为合适的值。 m 为自然数。 0028 另外， RAM 要求在写入新值的下一周期， 输出旧值 ； 针对代工厂有可能不支持这种 RAM， 而是在写入新值的下一周期， 输出新值的情况， 即写穿透， 参见图 3， 图 3 是二分频实现 等效写新值、 出旧值 RAM 模型示意图。即可以使用同步二分频时钟， RAM 外部每次写操作， RAM 内部先读旧值并缓存该旧值， 再写入新值， 同时输出缓存的旧值， 以使得外部实现写新 值、 读旧值的功能。图 3 中 DIN 代表输入数据， DOUT 代表输出数据，。
26、 CLK 代表时钟， D_new 代 表输入的新值， D_old 代表 RAM 中的旧值 ( 或者称为已经存储的值 )， No care 代表 ： 不关心 该值， 或者对该值不必关心。 0029 第二逻辑控制电路负责 RAM 数据和 DDR 接口之间数据的交换， 其中， 在 DDR 中为 通道 0 通道 50 各自分配连续的物理地址空间 ； 第一逻辑控制电路每更新一片 RAM 内数 据， 第二逻辑控制电路将该组数据放入 DDR 相应物理地址空间中， 并读取下一组数据放入 该 RAM 中。 0030 其中， RAM 数据的逻辑地址读写顺序为 ： COL 依次 +1， 从 0 m 之间变化， CO。
27、L 没增 加到 m， ROW 依次 +1， 从 0 51 之间变化 ； 每次连续读、 写一行 RAM， 可以读、 写一行交替进 行， 也可以读完所有行再写。DDR 物理地址分配中， 已保证每一行在 DDR 中对应连续的物理 存储地址， 从而可以连续读、 写 DDR， 提高 DDR 效率。 说 明 书 CN 104461934 A 6 4/4 页 7 0031 要说明的是， 前文中以及图 2-3 中 COL 的中文含义是列， ROW 的中文含义是行， CLK 表示时钟。 0032 另外， 要说明的是， 前文中提及 RAM 的地方， 如果没有特别指明是第一 RAM 还是第 二 RAM， 则表示可以。
28、是第一 RAM， 也可以是第二 RAM。 0033 本领域技术人员知道， 本文中的实施例中描述的各示例模块、 单元及算法步骤， 能 够以电子硬件、 计算机软件或者二者的结合来实现， 为了清楚地说明硬件和软件的可互换 性， 在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬 件还是软件方式来执行， 取决于技术方案的特定应用和设计约束条件。专业技术人员可以 对每个特定的应用来使用不同方法来实现所描述的功能， 但是这种实现不应认为超出本发 明的范围。 0034 结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、 处理器执行的 软件单元， 或者二者的结合来实施。 软件单。
29、元可以置于随机存储器器(RAM)、 内存、 只读存储 器器 (ROM)、 电可编程 ROM、 电可擦除可编程 ROM、 寄存器、 硬盘、 可移动磁盘、 CD-ROM、 或技术 领域内所公知的任意其它形式的存储器介质中。 0035 最后所应说明的是， 以上实施例仅用以说明本发明的技术方案而非限制。尽管参 照实施例对本发明进行了详细说明， 本领域技术人员应当理解， 对本发明的技术方案进行 修改或者等同替换， 都不脱离本发明技术方案的精神和范围， 其均应涵盖在本发明的权利 要求范围当中。 说 明 书 CN 104461934 A 7 1/2 页 8 图 1 图 2 说 明 书 附 图 CN 104461934 A 8 2/2 页 9 图 3 说 明 书 附 图 CN 104461934 A 9 。