利用在卡上装有联合测试执行组逻辑的插入卡对 总线进行联合测试执行组测试 【发明背景】
【发明领域】
本发明涉及的是一种利用JTAG来测试印刷电路(PC)板上的总线的系统和方法。
相关领域描述
一种著名的对电路(例如PC卡)进行测试的方法，在国际联合测试执行组(JTAG)创建的IEEE1149.1边界扫描标准中被提出，本发明引用它作为参考。这种标准的一种实施方案包括为串行边界扫描测试设计组件(例如集成电路)，这种设计用菊花链式移位寄存器单元在集成电路元件外围形成一个通路。
利用JTAG进行边界扫描测试的一般概念是把串行数据移经一系列集成电路(IC)元件以激发PC卡上的电路，并从PC卡上的电路中对IC的输入信号进行采样。由于我们已经知道了PC卡的互联布局和逻辑功能(即，在JTAG输出信号和PC卡上别处JTAG输入之间)，一个主测试电路能够将返回的数据和预期结果(即，基于已知电路的功能和PC卡的互联而得出的结果)相比较。换句话说，如果PC卡的互联是正确的，并且JTAG源和采样点间的电路运行无误，那么施加于待测电路上的串行输入数据将产生预知的输出。串行测试也测试包括在JTAG中的集成电路的输入输出接脚和缓冲器，因为这些都位于JTAG输出和JTAG输入采样点之间。
如果返回到主测试电路地数据流与预期不符，可能是PC卡的连接路径断了或和其它信号有短路，或者是我们分析的JTAG输出和JTAG输入通路之间什么地方存在逻辑故障。在数据流中，在软件控制下对数据流的偏差进行仔细的分析可以确定在PC卡内的某些故障。
有时，人们需要测试PC卡上总线的一个分支或者一个部分。例如，当测试一个系统的设计时，对电路板上短路或开路的检测往往很重要。这是因为接脚排列紧密，相邻接脚之间可能有焊剂跨接而形成短路，或者反过来，如果缺少或有不合适的焊剂连接就可能导致开路。
然而，需要测试的总线各部分有时其端点在诸如内存插槽之类中，因此总线不能形成封闭环路。这样，在指定的需要测试的总线部分就不存在JTAG电路，总线的JTAG测试也就不可能了。这种问题是可能存在的，例如内存槽中没有插入内存卡，或者插入的内存卡没有JTAG测试能力。例如，标准的单列直插式内存模块(SIMM)或者双列直插式内存模块(DIMM)就没有JTAG测试能力。
这个问题的一个解决方案是利用一种名叫“钉子床”的测试装置，它是专门设计和制造用来测试PC卡上终结于空插槽的总线各部分的。然而，这种“钉子床”测试装置需要花费数千美元，因此在很多情况下使用这种测试装置是很昂贵的。另外，人们常常为特定的PC卡专门定制“钉子床”测试装置，这需要时间，并且在PC卡设计的原型阶段可能是无法得到的。因此为了在计算机系统或类似系统内测试总线，就始终需要一种便宜的装置和方法。
发明概要
一种利用JTAG测试电路板上点对点连接的系统，包括电路板，在板上有需要利用JTAG进行测试的电路。电路板上的总线包括连接接脚，而多个插入式外围或扩展槽与这些总线接脚有电连接。插入式JTAG测试卡进一步与一个插槽之一相接合，从而与之建立电连接。测试卡包含JTAG测试电路，该测试电路通过与测试卡相接合的插槽将测试信号传送到总线接脚。最后，该系统包括一个在电路板上与总线联系的JTAG测试电路。测试卡输出测试信号，该信号由JTAG测试电路接收，用以测试电路板上点对点连接的完整性。在一个优选的实施方案中，JTAG测试电路还包括一个与第二插槽相接合的第二JTAG测试卡。而在一个替代的优选实施方案中，JTAG测试电路包括电路板上的一块有JTAG测试能力的集成电路芯片。
另一方面，本发明是一种测试主板上与插槽相接口的总线连接的方法。该方法包括提供含有JTAG测试组件的插入式测试卡步骤，该测试组件包括一个边界扫描寄存器。测试卡制成适合于插入插槽的形状。这种方法还包括以下步骤：将测试卡插入插槽；将包含数据位的测试矢量移入边界扫描寄存器；将边界扫描寄存器中的测试矢量数据通过插槽输出到总线连线上；通过总线连线接收输出的测试矢量数据；通过JTAG边界扫描寄存器获取测试矢量数据；从边界扫描寄存器中移出测试数据并输入给JTAG测试装置；将接收到的输出测试矢量数据与预置的输出模式相比较，从而鉴别出总线接口上的故障。在该方法的一个优选的实施方案中，产生、接合、移位、输出、接收和比较的步骤对主板上每一套总线槽连接重复执行。
再一方面，本发明是一种测量主板上与插槽相接口的总线连接的系统。该系统包括：主板，具有与主板上插槽相接口的连线的总线，和一个插入式测试卡。这种插入式测试卡还包括边界扫描寄存器和与边界扫描寄存器相联系的连接器部分。连接器部分与插槽接合，用以在总线连接和边界扫描寄存器间建立联系。插入式测试卡也包括边界扫描控制电路，后者包括一个TAP控制器和一个指令寄存器。
又一方面，本发明是一种测试多总线连线的系统，该多总线连线在主板上至少与一个插槽相接口。该多总线连线与主板上的JTAG测试电路并不保持电的联系。整个系统包括：主板、具有与主板上至少一个插槽相接口的连线的总线，和至少一个插入式测试卡，该卡与插槽相接合，用以在插入式测试卡上的JTAG测试电路和总线连线之间建立起电的联系。在一个优选的实施方案中，这种插入式测试卡上的JTAG测试电路包括一个边界扫描寄存器、一个TAP控制器和一个指令寄存器。
另一方面，本发明是一种JTAG插入式测试卡，它用于测试主板上与外设插槽或扩展槽相接口的总线的连接。测试卡包括一个与外设插槽或扩展槽相连接的连接器部分、一个边界扫描寄存器、和一个能提供输入通路的输入总线，从该连接器来的信号作为输入通过该输入总线提供的通路提供给边界扫描寄存器。这种插入卡还额外地包括一个输出总线，从连接器来的输出信号沿着输出总线被提供给连接器和边界扫描控制电路。边界扫描控制电路包括一个TAP控制器和一个指令寄存器。
附图简述
图1是一个计算机系统的简化原理方块示意图，它包括一个连到插入式内存的总线和输入/输出(I/O)槽。
图2是依据本发明构造出的双列直插式内存模块(DIMM)插入卡的侧视原理平面图，该插入卡仅包括JTAG缓冲电路。
图3是图2中在DIMM插入卡上实现的一个边界扫描测试缓冲器的原理方块图。
图4A和图4B更详细地图示了图3中边界扫描寄存器的内部组成部分。
图5简要图示了一种插入卡的实施方案，其中在总线连线的对面的卡的背面形成了JTAG接口。
图6图示了在测试主板过程中彼此连接的多个插入卡。
图7图示了依据本发明而产生的测试系统。
优选实施方案的详述
图1是一个简化了的原理方块图，它图示了一个计算机系统100，该系统包括一个微处理器110。该微处理器通过系统总线130与总线桥120和动态随机存取控制器(DRAM)140联系。在一个有益的实施方案中，微处理器110包括一个P6微处理器，总线桥120包括一个P6-至-PCI桥。P6-至-PCI桥120通过外围设备组件互联(PCI)总线170与磁盘驱动器170和插入式I/O槽160相连。DRAM控制器140通过内存总线195与第一个插入式双列直插式内存模块(DIMM)槽180和第二个插入式DIMM槽190相连。当计算机系统100处于工作状态时，在其上安装的DRAM的DIMM(图上没有画出)被插入到槽180，190内。尽管图1所示的实施方案中描述的是DIMM插入卡，依据本发明的说明，同样可以使用单列直插式内存模块SIMM(图上没有给出)。
在工业生产阶段，最理想的是利用JTAG边界扫描测试能够测试每一个集成电路元件，以及沿所有总线上和电路芯片间的每一个点对点连接。但是，在某些情况下，沿着某些通信总线测试其中许多点对点的连接是困难的，因为有一个或多个的插槽是空的，或者不包含有JTAG兼容性的模块。
应该特别指出的是，如图1所示，插入式I/O槽160和插入式DIMM槽180、190可能是空的，从而使PCI总线170和存储总线195将以开路结点为终端。因此不存在利用JTAG技术测试PCI总线170和内存总线195线路组成的闭合电路。此外，换一个角度说，插槽160、180和190，所包括的模块可能与JTAG不相容，因此，这些插槽160、180和190，以及PCI总线170、195的一部分不能用JTAG测试。
这样，为了提供一种便宜而有效的系统和方法，以便利用JTAG技术来测试PCI总线170和内存总线195的每一个连接并测试DIMM槽180、190，一种专门制作的插入式模块200(见图2)被插入到每一个为了测试而需要有JTAG兼容性的插槽中。
如图2示，插入式JTAG测试卡200包括插入式接插件210。它提供一种例如与内存总线195(或PCI总线170)的多接脚连接。供每个插槽160、180、190所用的JTAG测试卡，对每个插槽160、180、190有一个合适的连接器。插入式JTAG测试卡200还包括一个与多个JTAG测试缓冲器230相接口的JTAG测试界面220。如图2所示，JTAG测试缓冲器230用来连接每一个想要测试的总线的信号接脚(例如内存总线195或PCI总线170)。在一个优选的实施方案中，JTAG测试缓冲器230包括JTAG边界扫描逻辑器件，它可以在德克萨斯仪器公司生产的八总线收发器中找到，它的售出型号是SN74ABT8245。这种八总线收发器包括两组八个JTAG双向测试缓冲器，每一组共用一个输出允许信号。
应当指出的是，尽管按照特殊用途的要求，可以在卡200上提供存储器和其它电路，这种插入式卡本身并不包含存储器。相反，这种插入式卡200只是用来完成JTAG测试电路，所以，卡200除了作为JTAG测试电路以外没有其它功能。这样，通过将JTAG测试电路200插入一个或者多个插槽160、180和190，可以廉价地测试总线175，190。此外，本发明的花费大大地低于“钉子床”测试装置的花费，因为“钉子床”测试装置必须花费数千美元进行专门设计和制造。
测试过程中，一个或多个插入卡200可以多次插入接收插槽，并可作为多个待测计算机系统上总线的测试电路。
当插入式卡200用来测试已为JTAG测试而设计成形的总线连线时(比如图1所示的PCI总线170)，在JTAG测试电路内已经提供了用于将JTAG数据和指令移入数据和指令边界寄存器(见图3和4)的合适线路。然而，如果总线不是为JTAG正常设计(比如ISA总线、传统的内存总线或没有可用的JTAG接口的PCI总线)、而插入式JTAG测试卡200为了测试要与之相连的话，那么，专门的JTAG线必须通过专门的连接器与卡200相连，如图5和图6所示，这样数据和指令可以移入JTAG数据和指令移位寄存器。
图5简要图示了一种插入卡200的实施方案，在总线连线的对面的卡的边缘形成了JTAG连线。四条JTAG线，包括一条模式选择线(TMS)240，一条时钟线(TCK)242，一条数据输入线(TDI)244和一条任选的复位线(TRST*)246，它们与JTAG测试缓冲器230相连。TMS、TCK和TRST*线240、242、246同每一个缓冲器230并联连接，而TDI线244则通过测试缓冲器230串行连接(即呈菊花链式)，如在本技术领域内所公知的那样。第五条JTAG数据输出线(TDO)248将来自最后一个缓冲器230的输出数据返回。输入线240、242、244、246通过一个JTAG输入连接器250与卡200连接(如图五所示)。TMS，TCK和TRST*输入线240，242，246也与JTAG输出连接器252相连，TDO线248也提供给JTAG输出连接器252。平行总线254提供总线连接器256和JTAG测试缓冲器230的输入输出接脚之间的互连。
图6图示了在测试主板600过程中彼此连接的多个插入卡。如图6所示，JTAG测试线在卡200的背面相连接，而不是通过总线连接器，因为在所描述的应用中，或者是总线不包括JTAG测试线，或者是总线所包含的JTAG测试线没有以菊花链式同主板的扫描链相连。
图3是SN74ABT82425的功能块示意图。图3描述了一个商用的IC的内部线路，此线路可以用来提供图2中的扫描测试缓冲器230。如图3所示，缓冲器230包括一个边界扫描寄存器300和八个双向缓冲器通道310(图3只显示了一个缓冲器通道310)。每个双向通道缓冲器310在A总线的一位(如图3左边所示)和B总线上相应的一位(如图3右边所示)之间提供互连。图3仅显示了为A总线的第一位(A1)和B总线的第一位(B1)之间提供互连的双向通道缓冲器310。其它的七个缓冲器通道(未显示)在位A2和B2、A3和B3、A4和B4、A5和B5、A6和B6、A7和B7、A8和B8之间建立互连。每个缓冲器通道310包括相应的输入缓冲器312、318和相应的输出缓冲器314、316。输出缓冲器314、316是有高阻抗态的三态缓冲器，它们由输出有效信号A(OEA)和输出有效信号B(OEB)控制，在标准模式下，314和316由与门320和与门322输出分别控制；在JTAG测试模式下，314和316则由JTAG边界扫描输出单元(OUT CELL)324，326分别控制。
与门320通过缓冲器330从活动的低电平输出有效线(OE)328接收到第一个反相输入。边界扫描寄存器300中的JTAG边界扫描输入单元(INCELL)332与缓冲器330的输出相连，以便监视输出有效线328的状态。输入与门320的第二个非反相输入是由指向线(DIR)334通过缓冲器336来提供的。边界扫描寄存器300中的JTAG边界扫描输入单元338与缓冲器336的输出相连，这样可以监视指向线334的状态。与门322经过缓冲器330和336从输出有效线328和指向线334分别收到反相输入信号。由此可见，在缓冲器230的原始设想的用途中，同一时间内，根据线334上DIR信号的状态，来自与门320，322的OEA和OEB的信号中只有一个是活动的。在优选方案中，输出有效线和指向线328、334连接到“高”电位；以便于当扫描测试缓冲器230不是处于JTAG测试模式时，八缓冲器的16个I/O接脚处于高阻态，不至于影响被测总线。在这儿描述的JTAG模式中，不使用输出有效线328、指向线334和与门320、322，缓冲器仅由JTAG输出单元324，326控制。
八个通道中的每一个，进一步由边界扫描寄存器300上的A总线侧的JTAG输入单元340，A侧JTAG输出单元342，B侧JTAG输入单元346和B侧JTAG输出单元348来控制，下面将结合图4A，4B作更充分的论述。
边界扫描寄存器300接收数据和指令位，这些位在常规JTAG测试电路控制下，可被移入边界扫描寄存器300。更具体而言，控制边界扫描寄存器300的JTAG测试电路包括：旁路寄存器350、边界控制寄存器355、指令寄存器360和TAP控制器365。寄存器350～360通过缓冲器371接收线370上的测试数据输入(TDI)信号。TAP控制器365通过缓冲器373接收线372上的测试模式选择(TMS)信号，还经过缓冲器375接收线374上的测试时钟(TCK)信号。TAP控制器365给指令寄存器360、边界控制寄存器355和旁路寄存器350提供控制输出信号。
边界扫描寄存器300的输出作为第一输入提供给三输入多路调制器380，而旁路寄存器350和边界控制寄存器355的输出是给多路调制器380的第二和第三输入。指令寄存器360给多路调制器380提供一个选择输出。多路调制器380的输出是给2∶1多路调制器385的第一输入，而指令寄存器360的输出是给多路调制器385的第二输入。TAP控制器给多路调制器385提供选择输入，也给同多路调制器385的输出相连的测试数据输出缓冲器390提供三态输入。输出缓冲器390的输出是线392上的TDO信号。
那些本领域内的普通技术人员都知道运用图3的线路来执行JTAG测试的技术。例如，有关描述移入相应测试矢量的方案等可参见上述IEEE1149.1JTAG边界扫描标准。
图4A和图4B给出了更详细的边界扫描寄存器300的输入输出单元功能块示意图。尤其要指出的是，输入单元340在图4A中描述，输出单元348在图4B中描述，其它的输入和输出单元具有相似的形成。
如图4A所示，典型的输入单元340包括从边界扫描链接收第一输入(0)的2对1多路调制器400。也就是说，连接的第一输入是用来接收边界扫描寄存器300上的前一个输入或输出单元的输出信号，或用来接收图3中的缓冲器370来的TDI输入信号。多路调制器400有第二个输入(1)，该输入接收输入缓冲器312的输出信号。其它输入单元(未显示)接收来自边界扫描链和各输入缓冲器的相应输入信号。
多路调制器400有一个由捕获DR信号控制的选择输入(S)，此信号由图3中的TAP控制器365产生，当捕获DR信号为活动时，多路调制器400选择输入缓冲器312的输出。该信号为不活动时，多路调制器400选择来自边界扫描链的输入。
多路调制器400的输出提供给触发器402作为数据输入(D)，该触发器由TAP控制器365(图3)所产生的数据寄存器时钟(DR CLK)信号作为钟脉冲。触发器402的输出(Q)是输入单元340的移位输出，它是作为边界扫描链中下一个单元的移位输入而提供的，或者如果特定的输入单元是边界扫描链上最后一个单元，那么它就作为边界扫描寄存器300给如图3所示的多路调制器380的数据输出。在边界扫描移位操作过程中，接往多路调制器400选择输入端的捕获DR信号是不活动的，所以触发器402就被连接成为包括其它输入单元和输出单元的边界扫描移位寄存器的一部分。
如图4A中进一步显示的那样，输入缓冲器312的输出作为输入提供给输出单元348，该单元将在下面与图4B有关的内容中描述。
如图4B所示，典型的输出单元348包括一个输入多路调制器420，该多路调制器有一个第一输入(0)、一个第二输入(1)、一个选择输入(S)和一个输出。第一输入连接成能接收图3中边界扫描寄存器300的前一个输入单元或输出单元的输出，或者接收图3中从缓冲器370来的TDI输入。第二输入接收输入缓冲器312(图4A)的输出。选择输入由前面所述的捕获DR信号控制。
触发器422的数据输入(D)由输入多路调制器420的输出提供，触发器422也由前述的DR CLK信号作为其钟脉冲。触发器422的数据输出(Q)提供给锁存器424作为数据输入，锁存器424有一个由图3中TAP控制器产生的更新DR信号控制的锁存允许控制输入。更新DR信号由TAP控制器365响应通过TMS信号线372(图3)接收来的更新指令而被激活。
触发器422的数据输出也提供为输出单元348的移位输出，它同时作为移位输入提供给边界扫描链的下一个单元，或者如果特定的输入单元是边界扫描链上最后一个单元，那么就作为边界扫描寄存器300提供给图3所示的多路调制器380的数据输出。
输出单元348还包括一个输出多路调制器426，该多路调制器有一个第一输入(0)、一个第二输入(1)、一个选择输入(S)和一个输出。输出多路调制器426的第一输入接收输入缓冲器312(图4A)的输出。输出多路调制器426的第二输入接收锁存器424的数据输出。选择输入接收测试模式信号，该信号由TAP控制器365响应从TMS线372上接收到的一个测试模式指令而产生。当测试模式信号不活动时，缓冲器312(图4A)的输出提供作为输出多路调制器426的输出，此输出则作为输出缓冲器316(如图3和图4A)的输入；当测试模式信号活动时，锁存器424的输出提供作为输出多路调制器426的输出，传送给输出缓冲器316。
图3中，从输出单元326和324来的信号能够分别地启动输出缓冲器314和316。除了单元324、326的输出分别与输出缓冲器316、314的高阻抗控制输入相连外，输出单元326、324的结构与图4B中所描述的类似。并且，单元326、324的输入分别来自OEA和OEB(输出允许A和输出允许B)。
在本发明的优选实施方案中，在SN74ABT8245缓冲器230内，输入单元340和输出单元348在边界扫描移位寄存器中的连接情况如下：测试数据输入(TDI)信号370从输入缓冲器371传输到OEB输出单元324，再到OEA输出单元326，然后到DIR输入单元338，到OE输入单元332，到B侧输入单元(B8，B7，B6，B5，B4，B3，B2，B1)，到A侧输入单元(A8，A7，A6，A5，A4，A3，A2，A1)，到A侧输出单元(A8，A7，A6，A5，A4，A3，A2，A1)，然后信号通过多路调制器380、多路调制器385和输出缓冲器390到测试数据输出(TDO)。
应该注意的是，SN74ABT8245集成电路内部的JTAG测试逻辑比图4A和图4B所示的要复杂得多。为简化起见，仅图示了边界扫描测试所需要的功能。一个SN74ABT8245集成电路还包括能支持其它可用JTAG功能的逻辑电路，但对在这儿描述的发明装置并不需要。
在由本发明提供的测试操作中，移入边界扫描寄存器300的数据都锁存在与A总线和B总线相连的各个输出单元342、348、326和324的锁存器424中，输出多路调制器426被控制去选择第二输入(1)，输出缓冲器314和316连接到每一个输出单元342、348，并由输出单元326，324控制其启动，使得连接到缓冲器230接脚的待测总线由来自缓冲器230的选中的数据所驱动。总线上的数据由其它连接于待测总线上的逻辑电路接收，并与预置的数据相比较来决定待测总线上每一个接脚是否被正确地驱动。
相反地，当输出缓冲器314和316被禁止时，待测总线能被其它逻辑电路驱动。待测总线上的数据将通过输入缓冲器312，318被各自对应的触发器402接收并获取。其后，接收到的数据从边界扫描寄存器300移出到TDO线。TDO上的串行输出数据被JTAG测试主装置接收，并把它与预置的数据相比较来决定待测总线运行是否正确。
在这种方式下，插入式卡200(包括边界扫描寄存器300内部的JTAG电路)为测试PCI总线170和内存总线195各部分提供了便宜而有效的系统和方法，不然的话这些总线部分是不可能在JTAG环境下测试的。
在操作过程中，如图7所示，从JTAG主测试电路700来的JTAG命令和数据移入主板600上JTAG电路(图7上未标出)内的指令和数据寄存器和第一、第二DIMM卡200上的JTAG电路(图7上也未标出)。数据和指令通过连接器705、电缆710、连接器715、连接器420、电缆720、连接器725、连接器730、电缆735、连接器740、连接器745和电缆750移入它们各自的寄存器。连接器725在主板600的边界与一个配对连接器420相接合，如图7所示，连接器725、730、740和745在插入式卡200的边界与它们各自的配对连接器相接合。在一个有益的实施方案中，连接器725、730、740和745是交替的阴阳型连接器(即，电缆720的连接器725是阳性连接器，电缆730的连接器735是阴性连接器，等等)，这样，一个或多个插入式卡200能被旁路(假如说这里有一个空插槽)。因此，例如，如果槽180和190都是空的，电缆720的连接器725能直接与电缆730的连接器735相连，这样，JTAG主测试电路能够容易地为了测试而与所有支持JTAG测试的电路连接。
一旦合适的数据已经移入JTAG寄存器，该数据就施加于连接点上，并在另一个与连接点有联系的位置上被JTAG电路接收。例如，第一插入卡200(与槽180相连)能够把数据输出到总线195上(见图1)，而这数据则被例如DRAM控制器140接收。DRAM控制器140内的JTAG电路(未画出)读出总线195上的数据，再通过连接器715将数据传回到JTAG主测试电路700来加以检验。
尽管上面已经详细描述了本发明的优选实施方案，对于那些本领域内普通技术人员而言明显的是，对本发明可以作某些明显的修正不背离它的精神和本质特征。例如，与这儿叙述的SN74ABT8245不同的便宜的测试电路能够用来实现JTAG插入式测试卡200。所以，以上描述必须作为说明而不是限定来理解。相应地，本发明的领域只能依据下面所附的权利要求说明。
权利要求书
按照条约第19条的修改述辅助连接相连接的。
12.一种JTAG插入式测试卡，用于测试主板上与插入式外设槽或扩展槽相接口的总线连线，该测试卡包括：
连接器部分，它用来与外设槽或扩展槽连接；
缓冲电路，它包括边界扫描控制寄存器、TAP控制器和指令寄存器；
输入总线，该总线为来自连接器并输入到边界扫描寄存器的信号提供输入通路；
输出总线，通过该总线，来自边界扫描寄存器的输出信号被输送到连接器，其中所述的缓冲电路仅用作为JTAG测试装置，而不是缓冲器。
13.根据权利要求12的JTAG插入式测试卡，其特征在于上述缓冲电路包括一个74ABT8245八位缓冲器。
14.一种JTAG插入式测试卡，用于测试主板上与插入总线槽相接口的总线连线，该测试卡包括：
第一连接器部分，该部分与上述插入式总线槽连接；
第二连接器部分，该部分提供了与JTAG数据输入、输出线和JTAG控制线的接口；
集成电路，该电路有多个与上述第一连接器部分有电联系的总线收发器，用于和上述总线槽之间相互发送及接收数据，该集成电路还包括一个JTAG接口，用以接收来自上述第二连接器部分的串行数据和控制信号，并在上述JTAG数据线和上述总线收发器间传递数据，从而使得该集成电路的作用相当于一个测试总线槽的JTAG测试电路，该集成电路的作用与该集成电路的原来功能不同，而相当于一个JTAG测试装置。