本发明涉及一种适于带有部分响应译码器的磁性重放设备，使已通过部分响应编码器，在磁性记录媒体上磁性记录的数字数据的重放。 用于磁性记录和重放数字数据的系统通常是部分响应配置的，其中，数字数据通过一个部分响应编码器记录在磁性记录媒体上，以便通过对记录系统进行频谱成形处理来增大记录密度或统计地消除DC分量，并且，数字数据是通过一个部分响应译码器从由磁性记录媒体再现的信号中获得的。
部分响应方案容许数字数据在理想传输条件下高效地记录和重放。不过，如果记录和重放系统的频带不足够宽，或者虽然频带本身足够宽，但是总频率特性受到劣化，那么，部分响应设计会受到码间干扰，从而导致差错率大为增加。
因此，本发明的一个目的是要提供一种磁性重放设备，用于精确地从磁性记录媒体上重放数字数据，这种数字数据已通过一个部分响应编码器磁性记录于媒体上。
根据本发明，所提供的用于使已通过部分响应编码器磁性记录有数字数据的磁性记录媒体重放的磁性重放设备包括：同步信号数据检测装置，用于从重放的信号数据组中检测同步信号数据部分;传输路径特性评价装置，用于以由同步信号数据检测装置检测的同步信号数据部分作为基准信号，使记录系统和重放系统之间地脉冲响应模型化;以及译码装置，用于根据由传输路径特性评价装置产生的传输模型，按照Viterbi算法解译所记录的信号数据组。
传输路径特性评价装置可能包括模型化装置，此模型化装置以同步信号数据部分作为基准信号，采用最小二乘法，使记录系统和重放系统之间的脉冲响应模型化，还包括一个ROM（只读存储器），用于存储用在最小二乘法中的系数矩阵。存储于ROM中的数据可以是在系数矩阵进行L.u分解时产生的数值或者系数矩阵的逆矩阵。
为了重放使已通过部分响应编码器在磁性记录媒体上记录有数字数据，采用Viterbi均衡器作为部分响应译码器，并且根据最大可能系列估计（maximum-likelihood series estimation）译码所记录的信号数据。因此，数字数据可以很好地重放。
因为以检测的同步信号图式部分作为基准信号，采用最小二乘法，使记录和重放系统之间的脉冲响应模型化，因此记录和重放系统间的脉冲响应单值地模型化。就依据最小二乘法的评价而言，与此确定的模型会产生最小的误差，从而导致良好的均衡特性。ROM存储事先已计算出的系数矩阵。当传输路径特性评价装置采用最小二乘法进行计算时，它采用存储于ROM中的系数矩阵。结果，可减少计算步骤，从而导致以较高速度运算。
通过参照附图阅读对示出的实施例的以下说明，可以清楚地了解本发明的上述和其它目的、特征和优点，在附图中，相同参考符号代表相同或相似的含义。
图1是根据本发明的用于重放数字数据的磁性重放设备的方框图;
图2是图1所示的磁性重放设备中的Viterbi均衡器的方框图;
图3是显示记录和重放系统的脉冲响应模型的示意图;
图4A至4C是显示用于数字数据的记录格式的示意图;
图5是显示信道响应、同步（SYNC）图谱表（patterns）和其它数据的图表;
图6是显示信道响应的图表;
图7是显示具有不同参数的信道响应的图表;
图8是显示带有不同参数的计算步骤数的图表;
图9是一种通用的传输路径等效模型的示意图;
图10是一种特定的传输路径等效模型的示意图;
图11是显示格状表示方式的示意图;
图12是显示格状表示方式的示意图;
图13是显示测量（metric）计算和残存路径的示意图;
图14是Viterbi均衡器的工作程序的流程图。
下面参照图1描述根据本发明的用于重放数字数据的磁性重放设备。
数字数据输入端6接收要被记录的数字数据。要被记录的数字数据通过数字数据输入端6供给部分响应编码器1的延迟元件1a，由延迟元件1a延迟的数字数据供给部分响应编码器1的减法器1b的输入端。由数字数据输入端6供给的数字数据还供给减法器1b的另一输入端。
部分响应编码器1为由下列等式（1）表示的（1，-1）型或双极码型的：
R（D）＝1-D …（1）
这里D为延迟元件。
换言之，部分响应编码器1可被认为是具有下列抑制
（Constraint）长度和比率的卷积编码器：
抑制长度K＝2， 和
比率r＝1/1。
因此，可采用Viterbi算法以低差错率解码数据。在用于以高速度磁性记录和重放高密度数字数据的系统中，各种劣化因素是不能忽略的，这包括磁头的记录和重放特性、均衡器特性以及放大电路特性。考虑了这些劣化因素的总传输特性可根据下列等式（2）表示为FIR形式，等式（2）与等式（1）是一致的，如图3所示：
T（D）＝1+a·D+b·D2…（2）
等式（2）的第二和第三项代表导致产生码间干扰的劣化因素。
考虑了用于部分响应传输的编码器的传输特性和记录及重放系统的传输特性后，总特性由下列等式表示：
H（D）＝R（D）·T（D）
＝（1-D）（1+a·D+b·D2）
＝1+h+1·D+h+2·D2+h+3·D3…（3）
这里h+1，h+2，H+3是由下面各式给出的系数：
h+1＝a-1，
h+2＝b-1，
h+3＝-b
磁性记录和重放系统中的数字数据通常是具有如图4A所示的帧结构的记录格式。如图4A所示，每个帧包括多个数据块，每个块包括作为其第一数据的同步信号数据（见图4B），后者具有公知图式（pattern）。例如，同步信号数据可能是具有组长度＝31的M组信号中的一个，如图4C所示。
如图1所示，从部分响应编码器1的输出信号由磁性记录系统7记录在诸如磁带的磁性记录媒体2上。
磁性记录媒体2由重放系统8重放，重放系统8的重放信号通过部分响应译码器供给数字数据输出端10。
根据本发明，部分响应译码器包括一个如图2所示的Viterbi均衡器9。
在图2中，Viterbi均衡器9具有接收重放信号的输入端9a。输入的重放信号供给分支（branch）测量（metric）运算电路21和同步信号数据检测器3。同步信号数据检测器3检测出同步信号数据，后者供给传输路径特性评价器4。
同步信号数据的图式（pattern）（SYNc图式）是公知的，例如，象图4C所示的那样。因此，传输路径特性评价器4采用同步信号数据来评价记录系统7重放系统8之间的脉冲响应（此后称之为“信道响应”）。
下面将讨论一个例子，其中信道响应示于图5（准确地讲，信道响应是不知道的）。在此例中，在等式（2）中代表劣化因素的参数a和b由下式给出：
a＝0.4000，
b＝0.1000。
在图6中示出了理想的（1，-1）部分响应传输系统的部分响应，在此系统中可忽略记录和重放系统的劣化因素。在图5和6中，时基单位等于传输符号间隔。图5所示的同步信号（SYNC）图式与图4C所示的同步信号图式是相同的。
当数字数据通过具有这样的信道响应的传输系统传输时，所重放的同步信号数据可由下列等式表示：
yi=Σn=-km+kphn· xi - n…(4)]]>
这里Xi代表同步信号图式，hi代表信道响应，它们每一个均是按符号时间间隔取样的。
当根据等式（4）计算相应于同步信号数据部分的重放信号时，可得到图5中“重放信号（y）”栏中示出的输出信号。重放系统中已知的信息包括同步信号图式Xi和重放信号Yi。
在这个例子中，传输路径特性评价器4的配置如下面所述。信道响应象图7所示的那样模型化。根据这样模型化的信息响应，希望重放的信号Yi可由上述等式（4）表示。
如果以Yi表示实际重放的信号，那么相对于第i个符号的误差εi由下式表示：
εi＝yi-Yi …（5）.
因此，这些误差的平方之和E可由下式确定：
E=Σi=-1+mεi2=Σi=-1+m｛Σn=-km+kphn· xi-n-Yi ｝2…(6)]]>
脉冲组hn是这样确定的，即，使误差E最小。在这个例子中，采用了最小二乘法。为此，如下式所示，相对于hn对等式（6）进行偏微分：
当将n＝-km，-（km-1），…，0，…，+（kp-1），+kp代入等式（7）中时，可得到下列联立等式：
在上述等式（8）中，当将参数设定为（1+m）＝11.Km＝0，kp＝3，并且信道响应长度设定为4时，可得到下列联立等式：
当在分别将参数设定为（1+m）＝5，（1+m）＝11，（1+m）＝21的条件下使信道响应模型化时，所得到的计算结果示于图7中，计算数字示于图8中。
图7所示的计算结果表明，正如从与图5示出的信道响应（hi）的比较可清楚了解的那样，当参数设定为（1+m）＝5，（1+m）＝11，（1+m）＝21时，信息响应可以是高精度的相同。
如图8所示，当参数设定为（1+m）＝5时，系数矩阵的乘法（运算次）数（MPY）为50，右侧的Vec的乘法数（MPY）为20，L·U分解的乘法数（MPY）为14，除法数（DIV）为6，前后置换的乘法数（MPY）为12，而除法数（DIC）为4。当参数设定为（1+m）＝11时，系数矩阵的乘法数（MPY）为110，右侧的Vec的乘法数（MPY）为44，L·U分解的乘法数（MPY）为14，除法数（DIV）为6，前后置换的乘法数（MPY）为12，而除法数（DIV）为4。当参数设定为（1+m）＝21时，系数矩阵的乘法数（MPY）为210，右侧的Vec的乘法数（MPY）为84，L·U分解的乘法数（MPY）为14，除法数（DIV）为16，前后置换的乘法数（MPY）为12，而除法数（DIV）为4。
从图8中可以看出，系数矩阵和L.U分解过程中的乘法数占计算数的主要部分。
在这个例子中，传输路径特性评价器4根据下列等式（10）（例如，还连同等式（9）计算系数矩阵：
然后，将计算出的系数矩阵存储于ROM 4a中。当特性评价器4计算等式（8）时，它采用存储于ROM 4a中的系数矩阵。
一旦给出要模型化的信道响应长度和等式（8）的参数，根据等式（10）的系数矩阵就唯一地确定了，这与传输路径特性无关。
许多可预计的系数矩阵事先计算出并作为一个表存储于ROM 4a中。为了在ROM 4a中存储系数矩阵，首先识别同步信号图式，然后计算系数矩阵，最后将计算出的系数矩阵作为一个表存储于ROM 4a中。
在识别了信道响应之后，采用Viterbi算法解码所记录的数据组。
下面描述图10中示出的例子，它是在图9所示的通用模型之后，采用特别限定的信道响应长度来模型化的。
图10中示出的模型可被认为是具有下列抑制长度和比率的卷积编码器：
抑制长度K＝4
比率r＝1/1。
这种卷积编码器与普通的卷积编码器的不同在于，加法器81线性工作，输入到移位寄存器T0、T1、T2、T3的符号是二进制数值<0>或<1>，在由相应于信道响应的数值加权后，从移位寄存器输出的信号加至加法器81。
从图10中示出的模型发出的符号G可根据下列等式来表示：
G=Σn=0+3hn· ＜Tn＞=ho ·<To>+h+1 · <T1>+h+2 · <T2>+h+3 · <T3> …(11)]]>
这里<Tj>表示存储于移位寄存储Tj中的内容。
图11是显示图10所示的传输路径模型的传输路径的内部状态之变化的格状示意图。与相应状态节点Si对应的三位数数字代表在相应时隙中移位寄存器T0、T1、T2、T3的内部状态。此格状示意图是普通栅格结构示意图的变型，它表明，当输入信息输入符号<0>时，产生实线所示的变化;而当输入信息输入符号<1>时，产生虚线所示的变化。
重放的信号数据Yk输入至分支测量（metric）运算电路21，它计算相对于转变的可能。尽管已提出几种措施来确定可能，但Hamming距离用得很广泛，因为它是Viterbi译码器中最通用的评价标准。
在时隙t（k）中的分支测量按下式计算：
b（k，Si→Sn）＝|Yk-Gk|
这里Yk代表接收到的数字数据，Gk代表从等效传输路径模型传输的并收取了根据等式（11）计算出的一个数值的符号。
由分支测量计算电路21产生的分支测量供给ACS（加法比较选择）电路22。ACS电路22由一个加法器、一个比较器和一个选择器组成，它使分支测量和存储在路径测量存储器23中的在先时隙中的路径测量相加，并选择较小值的一个测量作为可能的残存路径。路径测量是这样一个值，它代表残存路径中的分支测量之和。
由ACS电路22输出的信号通过标准化电路24供给路径测量存储器23，还供给最大可能路径检测器25。
最大可能路径检测器25检测具有最小路径测量值的路径，并输出与检测到的路径相应的路径存储器26的内容作为译码的数据，路径存储器26是一个用于估算和存储信息位组的存储器。
构成Viterbi均衡器的逻辑单元示于图12中。在图12中，各种测量代表下列内容：
P（K-1，Si）：在时隙t（k-1）中已到达状态节点Si的残存路径具有的路径测量;
P（K-1，Sj）：在时隙t（k-1）中已到达状态节点Sj的残存路径具有的路径测量;
b（K，Si→Sn）：与在时隙t（k）中从状态节点Si变化到达状态节点Sn相应的转变的分支测量;
b（K，Sj→Sn）：与在时隙t（k）中从状态节点Sj变化到达状态节点Sn相应的转变的分支测量;
M（K-1，Si）：在时隙t（K-1）中已到达状态节点Si的残存路径具有的路径存储;
M（K-1，Sj）：在时隙t（K-1）中已到达状态节点Sj的残存路径具有的路径存储;
<-0>,<+1>：在时隙t（k）中发出的估计信息符号;
P（K，Sn）：在时隙t（K）中已到达状态节点Sn的残存路径具有的路径测量;
M（K，Sn）：在时隙t（K）中已到达状态节点Sn的残存路径具有的路径存储。
如果抑制长度为K，由于状态数为2k-1，图12所示的逻辑单元数基本上应为2k-1。
通常的做法是，通过设置图2中所示的标准化电路24，来减小路径测量存储器23的定标（Scale）并防止在计算路径测量时产生的溢出。
标准化电路24具体以下述方式工作：首先，它检测路径测量的最小值，然后从每个路径测量中减去此最小值。因此有2k-1个残存路径供选择，这与状态数一样多。
在每个时隙中，选择残存路径的过程以及修改相应于残存路径的路径测量和路径存储器26的过程是重复的。已经知道，如果上述过程进行足够长的时间周期，那么路径会在一确定的时前点之间合并成同一路径，如图13所示。从最后进行时间至路径合并时路径长度被称为截断路径长度。
在确定最大可能时，检测具有最小路径测量值的路径，并在追溯一个截断路径长度（它通常被设定为抑制长度的3或4倍）的时间输出与所检测出的路径相应的路径存储器的内容作为信息符号。
下面参照图14说明Viterbi均衡器的工作情况。
当重放的信号数据Yk供给输入端9a时，在步骤S1中，通过使重放的信号数据Yk与存储的同步信号图式相关联，检测出同步信号图式部分。
随后，在步骤S2中，从传输路径特性评价器4的ROM 4a中读出一个特定的系数矩阵。以检测出的同步信号图式部分作为参考信号，在步骤S3中，采用最小二乘法，使记录和重放系统之间的脉冲响应模型化。然后，在步骤S4中认别信道响应。
因为用于计算等式（8）的系数矩阵已计算出来并存储于ROM 4a中，等式（8）的计算实际上是不必要的。因此，信道响应可以快速认别。
随后，在步骤S5中，分支测量计算电路21计算分支测量，并在步骤S6中开始进行对应于第N个状态的计算。此后，在步骤S7中，分支测量计算电路21为前一时隙中的状态-1设定一地址，并在步骤S8中，从所设地址中读出存储于路径测量存储器23中的路径测量。读出的路径测量由ACS电路22加至在步骤S5中运算出的分支测量，并且在步骤S9中和输出信号存储于寄存器P1中。
在下一步骤S10中，分支测量运算电路21为前一时隙中的状态-2设定一个地址。在步骤S11中，分支测量运算电路21从所设地址中读出存储于路径测量存储器23中的路径测量。读出的路径测量由ACS电路22加至在步骤S5中计算出的分支测量，并且在步骤S12中和输出信号存储于寄存器P2中。
在步骤S13和S14中，ACS电路22比较和选择存储于相应寄存器P1和P2中的值，并在步骤S15中输出选出的值。随后，在步骤S16中，对路径测量存储器23用所选出的值进行修改，并在步骤S17中还对路径存储器26用所选出的值进行修改。
在步骤S18中，按状态数，即2k-1次，重复步骤S6至S17的循环。
此后，在步骤S19中，最大可能路径检测器25检测具有最小路径测量值的路径，并在步骤S20中，通过从各路径测量中减去最小值使路径测量标准化。
随后，在步骤S21中，最大可能路径检测器25设定一个最大可能路径地址，并在步骤S22中作为译码数据输出路径存储器26的内容。
根据上述方式，为了使已通过部分响应编码器1记录有数字数据的磁性记录媒体2重放，采用Viterbi均衡器作为部分响应译码器，并根据最大可能系列估计译码器所记录的信号数据。因此，数字数据可很好地重放。
另外，因为以检测出的同步信号图式部分作为基准信号，采用最小二乘法，使记录和重放系统之间的脉冲响应模型化，因此记录和重放系统之间的脉冲响应可单值地模型化。
由于传输模型是采用最小二乘法评价的，因此模型有最小误差，并提供很好的均衡特性。
再者，ROM 4a存储事先计算出的系数矩阵，并且当传输路径特性评价器4采用最小二乘法进行运算时，它采用存储于ROM 4a中的系数矩阵。结果，可减少计算步骤，从而以更高速度工作。
在上述实施例中，系数矩阵作为一个表存储于ROM 4a中。不过，因为在求解联立等式（8）时对系数矩阵进行L·U分解是切实可行的，所以存储于ROM 4a中的数据可能是在系数矩阵进行L·U分解之后产生的值。
采用这种改进方式，可进一步减少计算步骤，从而以高得多的速率工作。
通常，当一特定矩阵与其逆矩阵相乘时，会产生一单位矩阵。由于等式（8）可采用系数矩阵和单位矩阵求解，因此存储在ROM 4a中的数据可以是系数矩阵的逆矩阵。
因为系数矩阵如上面所述的那样单值地确定，故其逆矩阵也可事先确定。例如，根据等式（9）的系数矩阵的逆矩阵由下式给出：
根据本发明，如上所述，为了使已通过部分响应编码器记录有数字数据的磁性记录媒体重放，采用Viterbi均衡器作为部分响应译码器，并且根据最大可能系列评价译码所记录的信号数据。因此，数字数据可很好地重放。
此外，由于以检测出的同步信号图式部分作为基准信号，采用最小二乘法，使记录和重放系统之间的脉冲响应模型化，因此记录和重放系统之间的脉冲响应可单值地模型化。由此确定的模型具有最小误差，因为是根据最小二乘法评价的，从而导致良好的均衡特性。ROM 4a存储事先计算出的系数矩阵、系数矩阵进行L·U分解时产生的值、或那些系数矩阵的逆矩阵。当传输路径特性评价器4采用最小二乘法进行运算时，它采用存储于ROM 4a中的系数矩阵、系数矩阵进行L·U分解时产生的值、或其逆矩阵。因此，可以减少计算步骤，以更高速度工作。
尽管已参照附图描述了本发明的优选实施例，但应当理解，本发明并不限于此具体实施例，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，本领域的普通技术人员可实现各种变化和修改。