显示驱动器以及驱动方法 【技术领域】
本发明涉及显示器，并且特别涉及驱动矩阵型显示器的方法和相应的显示器。
背景技术
采用矩阵型显示器，例如液晶显示器或发光二极管阵列以及无源和有源矩阵型显示器，其应用非常广泛。这些应用特别包括便携式应用，例如由电池供电的移动电话、电子书本和膝上型电脑。
随着显示器分辨率提高，需要传输到显示器的数据的速度增加。这将消耗更大的功率并产生电磁干扰问题。虽然增加的功耗是所有器件的课题，但对于电池供电的器件尤其重要。
因此，需要处理将增加的数据速度输送到显示器的问题。
【发明内容】
根据本发明，提供一种列驱动器，用于驱动布置成多个行和列的像素显示元件的矩阵阵列，以及用于驱动该像素显示元件的沿像素显示元件的各列布置成列线和沿各行布置成行线的多个信号线，该列驱动器包括：数据输入，用于接受压缩的图像数据信号；连接到各自的列线的多个输出；以及至少一个解码器，用于至少部分解压缩被压缩的数据信号且在相应地列线上输出解压缩的数据信号。
通过用压缩数据来驱动显示器，降低了需要传输到显示器的数据速度。显示器可以是简单的无源矩阵型显示器或者有源矩阵型显示器。
本领域技术人员将通晓用于编码和解码压缩图像数据的现有技术。例如，用于分组3的传真传输的CCITT(国际电报电话咨询委员会)的传真传输标准采用压缩数据。然而，申请人意识用于解压缩的数据的现有技术涉及例如使用计算机首先解压缩数据、然后传输数据以便驱动显示器。此外，可以在将数据传输到显示器之前将解压缩数据存储在帧存储器中。
因此，这些现有的数据压缩技术不能解决驱动显示器的问题，这是因为仍然通过未压缩数据来驱动显示器。
由于在使用中连接到相应列线的各自的输出上输出每一列的解压缩数据，所以就能够用压缩数据直接驱动显示器而不需要任何数据线以传输所有的解压缩数据。
在本发明的优选实施例中，解码器或多个解码器之一使用行程编码数据。具体的优选实施例使用累积行程编码。
优选地，列驱动器包括多个解码器，每个解码器连接到各自的列线。这降低了需要实施用于解压缩数据的计算的时钟速度。如果不这样做，由于通常需要对压缩数据的每个单元实施超过一个的操作，所以通常需要在比压缩数据到达的速率更高的时钟速度下实施处理。较低的时钟速度意味着包括这种解压缩的单元具有比其它情况更低的电源需求，因此，使解压缩更加适合于电池供电器件。
解码器可以并行连接到相应的列信号线。
应当注意，在本说明书中，使用术语“行”来描述输入数据的各线寻址的矩阵显示器上的方向，以及“列”描述由解码器并行驱动的各线的方向，而不包含任何具体的布置或显示器取向。
每个解码器可以包括第一输入，用于接受累积的行程信号；第二输入，用于接受数据信号；比较器，用于当第一输入上的累积行程信号超过预定索引时输出时钟信号；以及锁存器，具有连接到第二输入的锁存器输入、连接到比较器的定时输入以及输出，当通过来自比较器的时钟信号触发锁存器时，用于将输出信号锁存为第二输入上的数据信号。
在此方式下，每个解码器可以解码用于它的列的累积行程信号，而不需要其它列的数据。
在本发明的各实施例中，在数据输入和各解码器之间提供查表模块，用于部分地解码在数据输入上的压缩数据信号。这就特别适合于解码采用行长度编码、然后采用霍夫曼编码来压缩的数据。查表模块可以执行解码霍夫曼编码数据的第一解码步骤以便获得解码行程参数，该参数可以馈送到用于解码行程编码的并行解码器。
还可以布置查表模块以检测线编码的结束。列驱动器可以进一步包括并行解码器的输出上的锁存器阵列；并且从查表模块到锁存器阵列上的定时输入的锁存信号线；其中布置查抄表模块以便检测在输入数据上的线代码字的结束，并且当它检测线编码的结束时，沿锁存信号线输出信号以便定时锁存器。在此方式下，就可以依次锁存每一行数据。
列驱动器可以提供用于每个列线的多个解码器，每个解码器输出多比特信号的多个比特之一。
为了用多个比特驱动像素的每一列，列驱动器可以包括用于每条列线的至少一个解码器，用于每条列线的多个锁存器；以及在解码器和多个锁存器之间的开关盒，开关盒可在多个开关模式之间切换，每个模式将用于并列的每条列线的至少一个解码器的输出连接到从相应列线的多个锁存器中选择的一个锁存器或多个锁存器。
可替换或附加地，列驱动器可以包括用于每条列线的多个解码器；和用于每条列线的多个锁存器，其中每条列线的解码器并行连接到各自列线的锁存器。
本发明还涉及一种显示器，该显示器包括布置为多个行和列的像素显示元件的矩阵阵列；沿像素显示元件的各列布置成列线和沿行布置成为行线的多个信号线，用于驱动像素显示元件；以及如上所述具有连接到各自的列线的相应输出的列驱动器。
显示器可以包括时钟，该时钟在不高于压缩速度数据的到达速度的时钟速度下定时解码器。
在另一个方面，本发明涉及一种在具有显示像素的多个行和列的显示器中压缩数据的解码方法，该方法包括：将编码图像数据提供到列驱动器；将列驱动器中的图像数据进行解码；以及并行地驱动显示器的各列。
在各实施例中，至少部分地并行解码用于每条列线的图像数据。
优选以不高于所提供的编码图像数据的数据速度的时钟速度定时解码器。
【附图说明】
现在，仅仅通过实例、参照附图来描述本发明的具体实施例，其中：
图1示出根据本发明的显示器的示意图；
图2示出根据本发明的列驱动器的第一实施例；
图3示出根据本发明的列驱动器的第二实施例；
图4示出图3的实施例的列驱动器的的解码器；
图5示出说明图4中所示的解码器的工作的信号；
图6示出根据本发明的列驱动器的第三实施例；
图7示出根据本发明的列驱动器的第四实施例；以及
图8示出根据本发明的列驱动器的第五实施例。
应当清楚，附图仅仅是示意性的。在整个附图中采用相同的标号来表示相同或类似的部件。
【具体实施方式】
现在，将参照图1来描述根据本发明的显示器的示意性实施例。显示器包括布置为多个行4和列6的像素显示元件8的矩阵阵列2。多个信号线10、12布置成行线10和列线12。信号线10、12提供电信号以便驱动显示器。众所周知多种这样的矩阵显示器类型。特别地，本发明应用于液晶显示器以及发光二极管阵列。显示器可以是无源矩阵显示器或有源矩阵显示器，例如AMLCD或AMLED。
列驱动器14和行驱动器16驱动列线12和行线10以便在显示器上产生所需的图像。
在列驱动器14上提供数据输入18，通过列驱动器14输入压缩图像数据。列驱动器14包括至少一个解码器48和驱动器38，解码器48解码被压缩的输入数据，驱动器38驱动相应的列线12。在列驱动器内可以设置附加电路；下面将展示一些实例。
使用中，压缩数据被馈送到数据输入并进行解压缩，因此降低了必须馈送到列驱动器14的数据速度。
压缩算法通常采用数据冗余以减少带宽要求。合适的压缩算法采用行程编码和霍夫曼编码，例如在CCITT组3二进制图像压缩标准中所述的那样，更通常用于发送传真。现在，将简要说明这些算法。
行程编码寻找连续运行的0和1，并根据运行的这些0和1来编码图像。例如，考虑字母A的二进制图像：
000000000000000000000000000000
000000000000001110000000000000
000000000000011111000000000000
000000000000111011100000000000
000000000001110001110000000000
000000000011111111111000000000
000000000111000000011100000000
000000001110000000001110000000
000000000000000000000000000000
对于该图像的每一行上的行程码是：
行0-(0，30) ＝30
行1-(0，14)(1，3)(0，13) ＝14，3，13
行2-(0，13)(1，5)(0，12) ＝13，5，12
行3-(0，12)(1，3)(0，1)(1，3)(0，11) ＝12，3，1，3，11
行4-(0，11)(1，3)(0，3)(1，3)(0，10) ＝11，3，3，3，10
行5-(0，10)(1，11)(0，9) ＝10，11，9
行6-(0，9)(1，3)(0，7)(1，3)(0，8) ＝9，3，7，3，8
行7-(0，8)(1，3)(0，9)(1，3)(0，7) ＝8，3，9，3，7
行8-(0，30) ＝30
每行由0开始，并且行程码具有对于每行在1和0之间可以交替的数据。这意味着它不必编码数据比特(0或1)，仅是如在上面右侧的相等公式中的行程。为了用1开始运行，因此对于0的第一行程可以给出长度0。
通常，具有以累积方式编码的行程是更加适合的。因此，代替上述的行1的记录14、3、13，通过14、17、30给出累积编码1。累积编码是每行上累积到任何点的代码总和，并表示0或1字符串的最终字符，而不是字符串的长度。
还可以通过霍夫曼编码来进一步编码图像数据，霍夫曼编码将代码字赋予各种字符。最可能的字符是短的代码字和最不可能的字符是长代码字。用与字符和代码字匹配的简单查表就可以实现解码。在CCITT组3标准中定义了适合一组的改进的霍夫曼码。
因此，为了执行数据的编码，首先行程编码该数据，然后使用霍夫曼编码来压缩该数据。解码处理是相反地执行这两个步骤。
现在，将参照图2来描述列解码器14的具体实施例。
通过输入数据总线20将数据输入18连接到查表和控制模块22。时钟输入24同样连接到查表模块22。查表模块22的输出连接到行程解码器26。时钟发生器28插入行程解码器26和移位寄存器30之间，移位寄存器30具有N个1比特的寄存器。来自行程解码器26的数据通过数据总线32馈送到移位寄存器30中。移位寄存器30的输出馈送到N个1比特的锁存器34，然后依次馈送到n个1比特的存储锁存器36和数-模转换器38的阵列。信号线42将查表模块连接到存储锁存器36。电压缓冲器40连接到输出41，每个输出连接到各自的列线12。
输入数据总线20可以是m比特总线或用于串行输入数据的单一比特总线，这里m是需要解码最大行程的比特数。
使用中，数据被提供到输入18并通过总线20传送给查表模块22，查表模块22将霍夫曼码转换为行程码。在本实例中，查表模块采用CCITT组3改进的霍夫曼码。这种码具有用于线的结束的特定代码字。当检测线代码字的结束时，沿信号线42输出信号给存储锁存器36。
通过查表模块22将行程编码数据输出到行程模块26，行程模块26解码行程并将解码数据传送到一系列的N个1比特锁存器34的输入。移位寄存器30选择操作哪一个锁存器。
存储锁存器36根据接收来自沿信号线42的模块22的输出37的线结束信号，将数据保存到在每条线的结束处的N个1比特的锁存器34上。然后，存储锁存器通过电压缓冲器40驱动DAC38。
因此，提供了一种具有整数解码(integral decoding)的列驱动器，这可以降低需要传递到输入18上的列驱动器的数据速度。这种降低的数据速度就能够减少功率和信号的电磁干扰。
时钟25在时钟输入24上提供时钟信号。然而，因为未压缩数据的数据速度高于压缩数据的数据速度，所以这不足以快到定时行程解码模块26和移位寄存器30。因此，内部时钟发生器28产生来自锁相环的信号28，该锁相环具有来自查表模块的控制输入。
时钟输入24上的输入时钟信号具有通过fm/μ或对于具有1比特宽的输入总线20的情况下可替换为f/C给出的时钟速度。F是未压缩的像素时钟频率，μ是平均行程和C是压缩比。在m比特宽的输入总线20的情况下，时钟速度就变成F/μ或可替换F/Cm。
参照图3，列驱动器14的可替换实施例采用并行行程解码模块48。在此布置中，查表模块22沿m比特宽的数据总线46输出到累加器44。累加器44沿m比特宽的数据总线47并行输出到并行的解码器模块48。并行的解码器模块48馈送到N个1比特的存储锁存器36中，当确实通过查表模块22沿例如图2的实施例中的线42发送信号时，存储锁存器36记录在每条线的结束处的数据。查表模块22上的数据输出39将数据馈送到解码模块48，如后面将进行解释的那样。
使用中，累加器44将由查表22输出的行程转换成可通过解码模块48解码的累积行程，如以下将参照图4进行解释的那样。
图3的实施例避免了高频内部时钟例如图2的时钟发生器28的需要。通过并行解码模块大幅度降低了内部数据速度。通过累积行程数据就以输入时钟速度产生所有的数据。
通过将其它代码添加到查表模块就可以容易地增加行和场逆转(fieldinversion)技术以表示数据复数性。可以提供其它逻辑以便传递像素逆转(pixel inversion)。
参照图4，现在说明适合用于图3的实施例的并行解码模块48。解码模块48具有第一输入50，用于输入在查表模块22的输出上输出的累积行程数据。提供第二输入52以便接受从查表模块22的数据输出39输入的数据。查表模块的输出39上输出的数据可以为“1”或“0”，并表示累积行程数据是否关于“1”的运行或“0”的运行的输出。每个解码器模块在它的列数54中已经编码，并且进一步包含比较器56和具有数据输入60、时钟输入62和输出64的锁存器58。当累积行程信号超过列数54时，比较器56定时锁存器60。
现在，将参照图5说明列解码器的操作，图5示出了对于所有列1-13的两个连续累积行程的时钟信号的实例。第一累积长度是3，第二累积长度是7，因此当接收为7的第二累积行程时，列4-7经历了时钟电平的正向变化。这就使得在数据输入52上输入的数据比特的值在列4-7上被定时以便将此时的数据比特的值转换为锁存器的输出64。
在每条线的结束处，将累积长度设置为0，将比较器56的时钟输出转变为0以为下一线做准备。
如果显示宽度较大，将使至并行解码模块48的数据总线47上的多条线变大。这可以通过限制被RL编码的数据的长度以较高数据速度为代价来克服。如果例如显示器具有1024列，那么就必须将10线馈送到每个列解码模块加上数据线即11。如果我们限制RLs至64像素，那么我们应当需要16个上述的列驱动器以覆盖整个显示器。每个列驱动器应当具有64个解码模块，解码模块具有进入每个解码模块中的7条线。在16个列驱动器之间及时地顺序分配RLs。
上述实施例仅要求单一比特以便寻址每个像素。然而，本发明还应用于灰度图像或彩色图像的驱动，其中每个像素具有g比特。
图6说明根据图3中说明的改进方法的第一可行方法。开关盒70插入在并行解码模块48’和N个g比特的锁存器74之间。解码模块48’不同于先前描述的模块48，其中锁存器已经分离以便留下列比较逻辑。这里，在通常类似于g比特的锁存器74的g比特的存储锁存器74’中替代执行锁存器。从查表模块22到开关盒70的开关控制线72允许查表模块22将开关盒设置为g个状态之一，每个状态将并行解码模块连接到并行的N个锁存器74’的每一个的g比特中的相应一个，由此将由列比较逻辑产生的解码时钟信号指向相关的存储锁存器74’。
使用中，并行解码(N.g)比特的第一N并切换到相应的N个锁存器内，随后顺序是剩余的(N.g)比特。在解码所有列之后，就可以解码下一列，根据(N.g)比特的第一N再次方便地进行启动。
因为顺序传送每个比特，但并行传送代码，所以这种布置的时钟输入以fg/mC的平均频率工作。因此，超过1的压缩比并具有更多行程比特以及灰度级比特将给出降低的时钟/数据速度。因为功耗取决于被驱动的线的数量，乍看起来，使m尽可能大似乎是最好的。然而，合适的g/m比率将处于0和1之间的范围内。
如果用于输入比特的给定的比特宽度m的选择对于行中的像素的总数量是不足够的，则多个列驱动器需要与传到所有列驱动器但是仅当分离的控制线激活特定的驱动器时被激活的累积行程数据连接在一起。在此实例中，每个驱动器应当具有2m列。对于D个驱动器，平均时钟/数据速度可以变成fgD/mC，因此系数gD/m可以使功率和数据速度减少最优化。信号控制开关盒70不需要通过查表模块22来提供，但可以通过低频输入控制信号提供替换。
参照图7，示出了替换的实施例，其中输入数据总线20包括多个并行的输入数据总线76。存在g个输入数据总线76，每一条的比特宽度为m。累加器44任一侧的内部数据总线46、47的每一条现在都具有相同的g×m结构，驱动用于每列的g个解码模块48。g个解码模块的每一个都连接到各自的锁存器74。在这种布置中，因为并行进行解码，所以不需要开关盒70。
将图6和7的布置的混合提供给协调的硅区域和数据速度。例如，图8说明了具有三个输入数据总线76的方法，其中每个内部数据总线46、47具有3m比特宽度。示出了至开关盒70的2log2g宽度总线作为一种可行实例。存在三个解码模块用于每一列。开关盒70将3个解码模块倍增为所需的N3g比特的存储锁存器74’的数量。
注意，图8的布置还适合于彩色显示器，其中三个比特路径的每一个都对应于单一色彩。
本领域普通技术人员通过阅读本发明，其它变化和修改将很明显。这些变化和修改将包含在本设计、制造和使用的矩阵显示器以及它们的驱动中已经公知的等同特征和其它特征、附加使用或替换在此描述的特征。