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1、(10)申请公布号 CN 104318904 A (43)申请公布日 2015.01.28 C N 1 0 4 3 1 8 9 0 4 A (21)申请号 201410669868.0 (22)申请日 2014.11.20 G09G 3/32(2006.01) G11B 19/28(2006.01) (71)申请人京东方科技集团股份有限公司 地址 100015 北京市朝阳区酒仙桥路10号 申请人鄂尔多斯市源盛光电有限责任公司 (72)发明人嵇凤丽 玄明花 金泰逵 (74)专利代理机构北京天昊联合知识产权代理 有限公司 11112 代理人柴亮 张天舒 (54) 发明名称 移位寄存器单元及其驱动方。
2、法、移位寄存器、 显示装置 (57) 摘要 本发明提供一种移位寄存器单元及其驱动方 法、移位寄存器、显示装置，属于显示技术领域，其 可解决现有的移位寄存器单元输出的信号不稳定 的问题。本发明的移位寄存器单元，包括输入模 块、上拉模块、输出控制模块和输出下拉模块；所 述输入模块连接信号输入端、第一时钟信号输入 端和低电平信号端；所述输出控制模块连接第二 时钟信号输入端和高电平信号端；所述上拉模块 连接高电平信号端；所述输出下拉模块连接第一 时钟信号输入端、第二时钟信号输入端、高电平信 号端和低电平信号端。 (51)Int.Cl. 权利要求书4页 说明书11页 附图2页 (19)中华人民共和国国家。
3、知识产权局 (12)发明专利申请 权利要求书4页 说明书11页 附图2页 (10)申请公布号 CN 104318904 A CN 104318904 A 1/4页 2 1.一种移位寄存器单元，其特征在于，包括：输入模块、上拉模块、输出控制模块和输 出下拉模块； 所述输入模块连接信号输入端、第一时钟信号输入端和低电平信号端，用于在第一时 钟信号输入端输入的信号控制下将信号输入端输入的信号提供给第一节点，并根据第一时 钟信号输入端输入的信号和低电平信号端输入的低电平信号控制第二节点的电位； 所述输出控制模块连接第二时钟信号输入端和高电平信号端，用于在第一节点、第二 节点、第二时钟信号输入端输入的信。
4、号和高电平信号端输入的高电平信号的控制下，控制 第三节点的电位； 所述上拉模块连接高电平信号端，用于在第三节点电位的控制下将信号输出端的电平 上拉为高电平； 所述输出下拉模块连接第一时钟信号输入端、第二时钟信号输入端、高电平信号端和 低电平信号端，用于在第三节点电位、第一时钟信号输入端输入的信号、第二时钟信号输入 端输入的信号、高电平信号端输入的高电平、低电平信号端输入的低电平信号控制下下拉 信号输出端的电位。 2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一输入 单元和第二输入单元，所述第一输入单元连接信号输入端和第一时钟信号输入端，用于在 第一时钟信号输入端输入的信。
5、号控制下控制第一节点的电位； 所述第二输入单元连接第一节点、第一时钟信号输入端和低电平信号端，用于在第一 节点和第一时钟信号输入端输入的信号控制下控制第二节点的电位。 3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输入单元包括第一 晶体管，所述第二输入单元包括第二晶体管和第三晶体管；其中， 所述第一晶体管的第一极连接信号输入端，第二极连接第二晶体管的控制极和第一节 点，控制极连接第一时钟信号输入端； 所述第二晶体管的第一极连接第一时钟信号输入端，第二极连接第三晶体管的第二极 和第二节点； 所述第三晶体管的第一极连接低电平信号端，控制极连接第一时钟信号输入端。 4.根据权利要求1所。
6、述的移位寄存器单元，其特征在于，所述输出控制模块包括第一 输出控制单元、第二输出控制单元和第三输出控制单元，所述第一输出控制单元连接在第 一节点与第二节点之间，用于在第二节点和第二时钟信号输入端输入的时钟信号控制下上 拉第一节点的电位； 所述第二输出控制单元用于根据第一节点的电位和第二时钟信号输入端输入的信号 控制下控制第三节点的电位； 所述第三输出控制单元用于在第二节点的电位控制下，将高电平信号端输入的高电平 信号输出到第三节点。 5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一输出控制单元包括： 第六晶体管和第七晶体管，所述第二输出控制单元包括：第五晶体管和第一电容，所述第三 。
7、输出控制单元包括：第四晶体管和第二电容； 所述第六晶体管的第一极连接高电平信号端，第二极连接第七晶体管的第一极，控制 极连接第三晶体管的第二极和第二节点； 权 利 要 求 书CN 104318904 A 2/4页 3 所述第七晶体管的第二极连接第一晶体管的第二极和第一节点，控制极连接第二时钟 信号输入端； 所述第五晶体管的第一极连接第二时钟信号输入端，第二极连接第四节点，控制极连 接第一晶体管的第二极； 所述第一电容的第一端连接第一晶体管的第二极和第七晶体管的第二极，第二端连接 第四节点和第五晶体管的第二极； 所述第四晶体管的第一极连接高电平信号端，第二极连接第五晶体管的第二极，控制 极连接第。
8、三晶体管的第二极； 所述第二电容的第一端连接第二晶体管的第二极和第二节点，第二端连接第四晶体管 的第一极和高电平信号端。 6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出下拉模块包括第一 输出下拉单元和第二输出下拉单元，所述第一输出下拉单元和第二输出下拉单元通过第四 节点连接； 所述第一输出下拉单元连接第二时钟信号输入端，用于在第二时钟信号输入端输入的 信号控制下下拉信号输出端的电位； 所述第二输出下拉单元用于在第三节点的电位、第一时钟信号输入端输入的信号的控 制下，将信号输出端的电位下拉到低电平信号端的电位。 7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一输出下拉单。
9、元包括： 第三电容和第四电容，所述第二输出下拉单元包括：第八晶体管、第九晶体管和第十一晶体 管；其中， 所述第八晶体管的第一极连接高电平信号端，第二极连接第九晶体管的第一极和第四 节点，控制极连接第三节点； 所述第九晶体管的第二极连接低电平信号端，控制极连接第一时钟信号输入端； 所述第十一晶体管的第一极连接信号输出端，第二极连接低电平信号端，控制极连接 第四节点； 所述第三电容的第一端连接第二时钟信号输入端，第二端连接第四节点； 所述第四电容的第一端连接第三节点，第二端连接信号输出端。 8.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第十晶体 管， 所述第十晶体管的第一极连。
10、接高电平信号端，第二极连接信号输出端，控制极连接第 三节点。 9.一种移位寄存器，其特征在于，包括多个级联的如权利要求1至8中任意一项所述的 移位寄存器单元。 10.一种显示装置，其特征在于，包括权利要求9所述的移位寄存器。 11.一种移位寄存器单元的驱动方法，其特征在于，包括： 在第一时段，信号输入端输入低电平信号，第一时钟信号输入端输入低电平信号，第二 时钟信号输入端输入高电平信号，输入模块将第一节点和第二节点的电位下拉为低电平， 输出控制模块控制第三节点的电位被上拉为高电平，输出下拉模块将第四节点下拉为低电 平，信号输出端输出低电平信号； 权 利 要 求 书CN 104318904 A 。
11、3/4页 4 在第二时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号，第 二时钟信号输入端输入低电平信号，在输出控制模块的控制下第一节点的电位保持为低电 平，第三节点的电位下拉为低电平，输入模块将第二节点的电位上拉为高电平，上拉模块输 出高电平信号给信号输出端，输出下拉模块保持信号输出端的电位为高电平； 在第三时段，信号输入端输出高电平信号，第一时钟信号输入端输入低电平信号，第二 时钟信号输入端输入高电平信号，输入模块将第一节点的电位上拉为高电平，第二节点的 电位下拉为低电平，在输出控制模块的控制下第三节点的电位上拉为高电平，在输出下拉 模块的控制下第四节点电位变为高电平，由于。
12、第四节点放电，信号输出端口输出的电位较 时段降低； 在第四时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号，第二 时钟信号输入端输入低电平信号，输出控制模块将第一节点电位保持为高电平，第二节点 的电位保持为低电平，在第二节点的电位的控制下，第三节点输出高电平，输出下拉模块将 第四节点的电位下拉为低电平，信号输出端输出低电平信号； 在第五时段，信号输入端输入高电平信号，第一时钟信号输入端输入低电平信号，第二 时钟信号输入端输入高电平信号，输入模块将第一节点的电位保持为高电平，第二节点的 电位保持低电平，在第二节点的电位的控制下，第三节点输出高电平，输出下拉模块将第四 节点的电位下。
13、拉为低电平，信号输出端输出低电平信号。 12.根据权利要求11所述的移位寄存器单元的驱动方法，其特征在于，所述输入模块 包括第一输入单元和第二输入单元；所述输出控制模块包括第一输出控制单元、第二输出 控制单元和第三输出控制单元；所述输出下拉模块包括第一输出下拉单元和第二输出下拉 单元；所述驱动方法包括： 在第一时段，信号输入端输入低电平信号，第一时钟信号输入端输入低电平信号，第二 时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位下拉为低电平，第二输 入单元将第二节点下拉为低电平，第二输出控制单元和第三输出控制单元将第三节点的电 位上拉为高电平，第二输出下拉单元将第四节点下拉为低电平，。
14、信号输出端输出低电平信 号； 在第二时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号，第二 时钟信号输入端输入低电平信号，在第二输出控制单元的控制下第一节点的电位保持为低 电平，第二输入单元将第二节点的电位上拉为高电平，第二输出控制单元将第三节点的电 位上拉为高电平，上拉模块输出高电平信号给信号输出端，第一输出下拉单元保持信号输 出端的电位为高电平； 在第三时段，信号输入端输出高电平信号，第一时钟信号输入端输入低电平信号，第二 时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位上拉为高电平，第二输 入单元将第二节点的电位下拉为低电平，在第三输出控制单元的控制下将第三节点。
15、的电位 上拉为高电平，在第一输出下拉单元的控制下第四节点电位上拉为高电平，由于第四节点 放电，信号输出端口输出的电位较第二时段降低； 在第四时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号，第二 时钟信号输入端输入低电平信号，第三输出控制单元将第二节点电位保持低电平，通过第 一输出控制单元将第一节点电位上拉为高电平，在第二节点的电位的控制下，第三节点输 权 利 要 求 书CN 104318904 A 4/4页 5 出高电平，第一输出下拉单元将第四节点的电位下拉为低电平，信号输出端输出低电平信 号； 在第五时段，信号输入端输入高电平信号，第一时钟信号输入端输入低电平信号，第二 时。
16、钟信号输入端输入高电平信号，第一输入单元将第一节点的电位保持为高电平，第二输 入单元将第二节点的电位保持低电平，在第二节点的电位的控制下，第三节点输出高电平， 第二输出下拉单元将第四节点的电位保持为低电平，信号输出端输出低电平信号。 权 利 要 求 书CN 104318904 A 1/11页 6 移位寄存器单元及其驱动方法、 移位寄存器、 显示装置 技术领域 0001 本发明属于显示技术领域，具体涉及一种移位寄存器单元及其驱动方法、移位寄 存器、显示装置。 背景技术 0002 目前，主动矩阵有机发光二极管(Active Matrix/Organic Light Emitting Diode；A。
17、MOLED)发展迅速，同时阵列基板上的驱动电路(Gate driver On Array，GOA)技术 也随之有了很大的进步。 0003 由于AMOLED自主发光的原因，所以要需要两种GOA，一种是控制与每一行像素连 接的栅线打开或者关闭的GOA电路，简称Gate GOA,另一种是控制每一行像素发光的发光 控制GOA电路，简称Emission GOA电路。Emission GOA电路是AMOLED显示产品中不可或 缺的电路，当某行像素被打开时，配合Emission GOA电路输出低电平控制该行的像素发光， 而发明人发现现有Emission GOA电路的输出不能提供稳定的低电平，从而使像素发光不。
18、稳 定，而且由于时钟信号的影响使输出低电平出现抖动的现象，导致显示品质下降。 发明内容 0004 本发明所要解决的技术问题包括，针对现有的移位寄存器存在的上述的问题，提 供一种可以输出稳定信号的移位寄存器单元及其驱动方法、移位寄存器、显示装置。 0005 解决本发明技术问题所采用的技术方案是一种移位寄存器单元，包括输入模块、 上拉模块、输出控制模块和输出下拉模块； 0006 所述输入模块连接信号输入端、第一时钟信号输入端和低电平信号端，用于在第 一时钟信号输入端输入的信号控制下将信号输入端输入的信号提供给第一节点，并根据第 一时钟信号输入端输入的信号和低电平信号端输入的低电平信号控制第二节点的。
19、电位； 0007 所述输出控制模块连接第二时钟信号输入端和高电平信号端，用于在第一节点、 第二节点、第二时钟信号输入端输入的信号和高电平信号端输入的高电平信号的控制下， 控制第三节点的电位； 0008 所述上拉模块连接高电平信号端，用于在第三节点电位的控制下将信号输出端的 电平上拉为高电平； 0009 所述输出下拉模块连接第一时钟信号输入端、第二时钟信号输入端、高电平信号 端和低电平信号端，用于在第三节点电位、第一时钟信号输入端输入的信号、第二时钟信号 输入端输入的信号、高电平信号端输入的高电平、低电平信号端输入的低电平信号控制下 下拉信号输出端的电位。 0010 优选的是，所述输入模块包括第。
20、一输入单元和第二输入单元，所述第一输入单元 连接信号输入端和第一时钟信号输入端，用于在第一时钟信号输入端输入的信号控制下控 制第一节点的电位； 0011 所述第二输入单元连接第一节点、第一时钟信号输入端和低电平信号端，用于在 说 明 书CN 104318904 A 2/11页 7 第一节点和第一时钟信号输入端输入的信号控制下控制第二节点的电位。 0012 进一步优选的是，所述第一输入单元包括第一晶体管，所述第二输入单元包括第 二晶体管和第三晶体管；其中， 0013 所述第一晶体管的第一极连接信号输入端，第二极连接第二晶体管的控制极和第 一节点，控制极连接第一时钟信号输入端； 0014 所述第二。
21、晶体管的第一极连接第一时钟信号输入端，第二极连接第三晶体管的第 二极和第二节点； 0015 所述第三晶体管的第一极连接低电平信号端，控制极连接第一时钟信号输入端。 0016 优选的是，所述输出控制模块包括第一输出控制单元、第二输出控制单元和第三 输出控制单元，所述第一输出控制单元连接在第一节点与第二节点之间，用于在第二节点 和第二时钟信号输入端输入的时钟信号控制下上拉第一节点的电位； 0017 所述第二输出控制单元用于根据第一节点的电位和第二时钟信号输入端输入的 信号控制下控制第三节点的电位； 0018 所述第三输出控制单元用于在第二节点的电位控制下，将高电平信号端输入的高 电平信号输出到第三。
22、节点。 0019 进一步优选的是，所述第一输出控制单元包括：第六晶体管和第七晶体管，所述第 二输出控制单元包括：第五晶体管和第一电容，所述第三输出控制单元包括：第四晶体管 和第二电容； 0020 所述第六晶体管的第一极连接高电平信号端，第二极连接第七晶体管的第一极， 控制极连接第三晶体管的第二极和第二节点； 0021 所述第七晶体管的第二极连接第一晶体管的第二极和第一节点，控制极连接第二 时钟信号输入端； 0022 所述第五晶体管的第一极连接第二时钟信号输入端，第二极连接第四节点，控制 极连接第一晶体管的第二极； 0023 所述第一电容的第一端连接第一晶体管的第二极和第七晶体管的第二极，第二端。
23、 连接第四节点和第五晶体管的第二极； 0024 所述第四晶体管的第一极连接高电平信号，第二极连接第五晶体管的第二极，控 制极连接第三晶体管的第二极； 0025 所述第二电容的第一端连接第二晶体管的第二极和第二节点，第二端连接第四晶 体管的第一极和高电平信号。 0026 优选的是，所述输出下拉模块包括第一输出下拉单元和第二输出下拉单元， 0027 所述第一输出下拉单元连接第二时钟信号输入端，用于在第二时钟信号输入端输 入的信号控制下下拉信号输出端的电位； 0028 所述第二输出下拉单元用于在第三节点的电位、第一时钟信号输入端输入的信号 的控制下，将信号输出端的电位下拉到低电平信号端的电位。 00。
24、29 进一步优选的是，所述第一输出下拉单元包括：第三电容和第四电容，所述第二输 出下拉单元包括：第八晶体管、第九晶体管和第十一晶体管；其中， 0030 所述第八晶体管的第一极连接高电平信号端，第二极连接第九晶体管的第一极和 第四节点，控制极连接第三节点； 说 明 书CN 104318904 A 3/11页 8 0031 所述第九晶体管的第二极连接低电平信号端，控制极连接第一时钟信号输入端； 0032 所述第十一晶体管的第一极连接信号输出端，第二极连接低电平信号端，控制极 连接第四节点； 0033 所述第三电容的第一端连接第二时钟信号输入端，第二端连接第四节点； 0034 所述第四电容的第一端连。
25、接第三节点，第二端连接信号输出端。 0035 优选的是，所述上拉模块包括第十晶体管， 0036 所述第十晶体管的第一极连接高电平信号端，第二极连接信号输出端，控制极连 接第三节点。 0037 解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括上述移位寄存 器单元。 0038 解决本发明技术问题所采用的技术方案是一种显示装置，其包括上述移位寄存 器。 0039 解决本发明技术问题所采用的技术方案是一种移位寄存器单元的驱动方法， 0040 在第一时段，信号输入端输入低电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，输入模块将第一节点和第二节点的电位下拉为低电。
26、 平，输出控制模块控制第三节点的电位被上拉为高电平，输出下拉模块将第四节点下拉为 低电平，信号输出端输出低电平信号； 0041 在第二时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号， 第二时钟信号输入端输入低电平信号，在输出控制模块的控制下第一节点的电位保持为低 电平，第三节点的电位下拉为低电平，输入模块将第二节点的电位上拉为高电平，上拉模块 输出高电平信号给信号输出端，输出下拉模块保持信号输出端的电位为高电平； 0042 在第三时段，信号输入端输出高电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，输入模块将第一节点的电位上拉为高电平，第二节 。
27、点的电位下拉为低电平，在输出控制模块的控制下第三节点的电位上拉为高电平，在输出 下拉模块的控制下第四节点电位变为高电平，信号输出端口输出的电位较时段降低； 0043 在第四时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号， 第二时钟信号输入端输入低电平信号，输出控制模块将第一节点电位保持为高电平，第二 节点的电位保持为低电平，在第二节点的电位的控制下，第三节点输出高电平，输出下拉模 块将第四节点的电位下拉为低电平，信号输出端输出低电平信号； 0044 在第五时段，信号输入端输入高电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，输入模块将第一节点的。
28、电位保持为高电平，第二节 点的电位保持低电平，在第二节点的电位的控制下，第三节点输出高电平，输出下拉模块将 第四节点的电位下拉为低电平，信号输出端输出低电平信号。 0045 优选的是，所述输入模块包括第一输入单元和第二输入单元；所述输出控制模块 包括第一输出控制单元、第二输出控制单元和第三输出控制单元；所述输出下拉模块包括 第一输出下拉单元和第二输出下拉单元；所述驱动方法包括： 0046 在第一时段，信号输入端输入低电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位下拉为低电平，第 二输入单元将第二节点下拉为低电平，第二输出控制单元和第。
29、三输出控制单元将第三节点 说 明 书CN 104318904 A 4/11页 9 的电位上拉为高电平，第二输出下拉单元将第四节点下拉为低电平，信号输出端输出低电 平信号； 0047 在第二时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号， 第二时钟信号输入端输入低电平信号，在第一输出控制单元的控制下第一节点的电位保持 为低电平，第二输入单元将第二节点的电位上拉为高电平，第二输出控制单元将第三节点 的电位上拉为高电平，上拉模块输出高电平信号给信号输出端，第一输出下拉单元保持信 号输出端的电位为高电平； 0048 在第三时段，信号输入端输出高电平信号，第一时钟信号输入端输入低电平信。
30、号， 第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位上拉为高电平，第 二输入单元将第二节点的电位下拉为低电平，在第三输出控制单元的控制下将第三节点的 电位上拉为高电平，在第一输出下拉单元的控制下第四节点电位上拉为高电平，由于第四 节点放电，信号输出端口输出的电位较第二时段降低； 0049 在第四时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号， 第二时钟信号输入端输入低电平信号，第三输出控制单元将第二节点电位保持低电平，通 过第一输出控制单元将第一节点电位上拉为高电平，在第二节点的电位的控制下，第三节 点输出高电平，第一输出下拉单元将第四节点的电位下拉为低电平，。
31、信号输出端输出低电 平信号； 0050 在第五时段，信号输入端输入高电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位保持为高电平，第 二输入单元将第二节点的电位保持低电平，在第二节点的电位的控制下，第三节点输出高 电平，第二输出下拉单元将第四节点的电位保持为低电平，信号输出端输出低电平信号。 附图说明 0051 图1为本发明的实施例1的移位寄存器单元的示意图； 0052 图2为本发明的实施例1的移位寄存器单元的优选方式的示意图； 0053 图3为本发明的实施例1的移位寄存器单元的原理图； 0054 图4为本发明的实施例1的移位寄存器单。
32、元工作的时序图； 0055 图5为本发明的实施例1的移位寄存器的示意图。 具体实施方式 0056 为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方 式对本发明作进一步详细描述。 0057 本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的 相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极时没有区别的。在 本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二 极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施 例中是以P型晶体管进行说明的，当采用P型晶体管时，第一极为P型晶体管的源极，。
33、第二 极为P型晶体管的漏极。可以想到的是采用N型晶体管实现是本领域技术人员可以在没有 付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。 说 明 书CN 104318904 A 5/11页 10 0058 实施例1： 0059 本实施例提供一种移位寄存器单元，如图1所示，其包括：输入模块1、输出控制模 块2、上拉模块3和输出下拉模块4； 0060 所述输入模块1连接信号输入端INPUT、第一时钟信号输入端CK和低电平信号端 VL，用于在第一时钟信号输入端CK输入的时钟信号控制下将信号输入端INPUT输入的信号 提供给第一节点N1，并根据第一时钟信号输入端CK输入的信号和低电。
34、平信号端VL输入的 低电平信号控制第二节点N2的电位； 0061 所述输出控制模块2连接第二时钟信号输入端CKB和高电平信号端VH，用于在第 一节点N1、第二节点N2、第二时钟信号输入端CKB输入的信号和高电平信号端VH输入的高 电平信号的控制下，控制第三节点N3的电位； 0062 所述上拉模块3连接高电平信号端VH，用于在第三节点N3电位的控制下将信号输 出端OUTPUT的电平上拉为高电平； 0063 所述输出下拉模块4连接第一时钟信号输入端CK、第二时钟信号输入端CKB、高电 平信号端VH和低电平信号端VL，用于在第三节点N3电位、第一时钟信号输入端CK输入的 信号、第二时钟信号输入端CK。
35、B输入的信号、高电平信号端VH输入的高电平、低电平信号端 VL输入的低电平信号控制下下拉信号输出端OUTPUT的电位。 0064 在本实施例中，输出下拉模块4与输入模块1、上拉模块3、输出控制模块2相配 合，从而使得该移位寄存器单元的信号输出端OUTPUT输出稳定的低电平信号，从而提高了 显示品质；特别是本实施例中的下拉模块4其在工作过程中不受时钟信号的影响，从而同 样保证了信号输出端OUTPUT输出稳定的低电平信号(具体的结合下述的移位寄存器的驱 动方法进行描述)。 0065 如图2所示，优选地，所述输入模块1包括第一输入单元11和第二输入单元12，所 述第一输入单元11连接信号输入端INP。
36、UT和第一时钟信号输入端CK，用于在第一时钟信 号输入端CK输入的信号控制下控制第一节点N1的电位；所述第二输入单元12连接第一节 点N1、第一时钟信号输入端CK和低电平信号端VL，用于在第一节点N1和第一时钟信号输 入端CK输入的时钟信号控制下控制第二节点N2的电位。 0066 所述输出控制模块2包括第一输出控制单元21、第二输出控制单元22和第三输出 控制单元23，所述第一输出控制单元21连接在第一节点N1与第二节点N2之间，用于在第 二节点N2和第二时钟信号输入端CKB输入的时钟信号控制下上拉第一节点N1的电位；所 述第二输出控制单元22用于根据第一节点N1的电位和第二时钟信号输入端CK。
37、B输入的信 号控制下控制第三节点N3的电位；所述第三输出控制单元23用于在第二节点N2的电位控 制下，将高电平信号端VH输入的高电平输出到第三节点N3。 0067 所述输出下拉模块4包括第一输出下拉单元41和第二输出下拉单元42，所述第 一输出下拉单元41和第二输出下拉单元42通过第四节点N4连接，所述第一输出下拉单元 41连接第二时钟信号输入端CKB，用于在第二时钟信号输入端CKB输入的信号控制下下拉 信号输出端OUTPUT的电位；所述第二输出下拉单元42用于在第三节点N3的电位、第一时 钟信号输入端CK输入的时钟信号的控制下，将信号输出端OUTPUT的电位下拉到低电平信 号端VL的电位。 。
38、0068 综上，本实施例的移位寄存器单元的结构简单，易于实现。 说 明 书CN 104318904 A 10 6/11页 11 0069 相应的，本实施例提供一种上述移位寄存器单元的驱动方法，其包括： 0070 在第一时段，信号输入端INPUT输入低电平信号，第一时钟信号输入端CK输入低 电平信号，第二时钟信号输入端CKB输入高电平信号，输入模块1将第一节点N1和第二节 点N2的电位下拉为低电平，输出控制模块2控制第三节点N3的电位被上拉为高电平，输出 下拉模块4将第四节点N4下拉为低电平，信号输出端OUTPUT输出低电平信号。 0071 在第二时段，信号输入端INPUT输出高电平信号，第一时。
39、钟信号输入端CK输入高 电平信号，第二时钟信号输入端CKB输入低电平信号，在输出控制模块2的控制下第一节点 N1的电位保持为低电平，输入模块1将第二节点N2的电位上拉为高电平，第三节点N3的电 位下拉为低电平，上拉模块3输出高电平信号给信号输出端OUTPUT，输出下拉模块4保持信 号输出端OUTPUT的电位为高电平。 0072 在第三时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端CK输入低 电平信号，第二时钟信号输入端CKB输入高电平信号，输入模块1将第一节点N1的电位上 拉为高电平，第二节点N2的电位下拉为低电平，在输出控制模块2的控制下第三节点N3的 电位上拉为高电平，在输出。
40、下拉模块4的控制下第四节点N4电位变为高电平，但因为第四 节点N4有放电，信号输出端OUTPUT口输出的电位较t2时段降低。 0073 在第四时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端CK输入高 电平信号，第二时钟信号输入端CKB输入低电平信号，输出控制模块2将第一节点N1电位 保持为高电平，第二节点N2的电位保持为低电平，在第二节点N2的电位的控制下，第三节 点N3输出高电平，输出下拉模块4将第四节点N4的电位下拉为低电平，信号输出端OUTPUT 输出低电平信号。 0074 在第五时段，信号输入端输入高电平信号，第一时钟信号输入端CK输入低电平信 号，第二时钟信号输入端CK。
41、B输入高电平信号，输入模块1将第一节点N1的电位保持为高 电平，第二节点N2的电位保持低电平，在第二节点N2的电位的控制下，第三节点N3保持高 电平，输出下拉模块4将第四节点N4的电位保持低电平，信号输出端OUTPUT输出低电平信 号， 0075 第六阶段与第四阶段工作过程相同，信号输出端OUTPUT保持输出低电平信号，直 到下一帧信号输入端输入低电平信号，以为寄存器单元重新开始工作。 0076 在该移位寄存器单元的驱动方法中，输出下拉模块4与输入模块1、上拉模块3、输 出控制模块2相配合，从而使得该移位寄存器单元的信号输出端OUTPUT输出稳定的低电平 信号，从而提高了显示品质；特别是本实施。
42、例中的输出下拉模块4其在工作过程中不受时 钟信号的影响，从而同样保证了信号输出端OUTPUT输出稳定的低电平信号。 0077 当上述移位寄存器单元中的输入模块1包括第一输入单元11和第二输入单元12； 输出控制模块2包括第一输出控制单元21、第二输出控制单元22和第三输出控制单元23； 输出下拉模块4包括第一输出下拉单元41和第二输出下拉单元42；该移位寄存器单元的 驱动方法具体还可以包括： 0078 在第一时段，信号输入端INPUT输入低电平信号，第一时钟信号输入端INPUTCK输 入低电平信号，第二时钟信号输入端INPUTCKB输入高电平信号，第一输入单元11将第一节 点N1的电位下拉为低。
43、电平，第二输入单元12将第二节点N2下拉为低电平，第二输出控制 单元和第三输出控制单元将第三节点N3的电位上拉为高电平，第二输出下拉单元将第四 说 明 书CN 104318904 A 11 7/11页 12 节点N4下拉为低电平，信号输出端OUTPUT输出低电平信号。 0079 在第二时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端INPUTCK输 入高电平信号，第二时钟信号输入端INPUTCKB输入低电平信号，在第一输出控制单元21的 控制下第一节点N1的电位保持为低电平，第二输入单元12将第二节点N2的电位上拉为高 电平，第二输出控制单元22将第三节点N3的电位上拉为高电平，上。
44、拉模块3输出高电平信 号给信号输出端OUTPUT，第一输出下拉单元41保持信号输出端OUTPUT的电位为高电平。 0080 在第三时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端INPUTCK输 入低电平信号，第二时钟信号输入端INPUTCKB输入高电平信号，第一输入单元11将第一节 点N1的电位上拉为高电平，第二输入单元12将第二节点N2的电位下拉为低电平，在第三 输出控制单元23的控制下将第三节点N3的电位保持高电平，在第一输出下拉单元41的控 制下第四节点N4电位变为高电平，信号输出端OUTPUT口输出的电位较第二时段降低。 0081 在第四时段，信号输入端INPUT输出高电。
45、平信号，第一时钟信号输入端INPUTCK输 入高电平信号，第二时钟信号输入端INPUTCKB输入低电平信号，第三输出控制单元将第二 节点N2电位保持低电平，通过第一输出控制单元21将第一节点N1电位上拉为高电平，在 第二节点N2的电位的控制下，第三节点N3保持高电平，第一输出下拉单元41将第四节点 N4的电位保持低电平，信号输出端OUTPUT输出低电平信号。 0082 在第五时段，信号输入端INPUT输入高电平信号，第一时钟信号输入端INPUTCK输 入低电平信号，第二时钟信号输入端INPUTCKB输入高电平信号，第一输入单元11将第一节 点N1的电位保持为高电平，第二输入单元12将第二节点N。
46、2的电位保持低电平，在第二节 点N2的电位的控制下，第三节点N3保持高电平，第二输出下拉单元42将第四节点N4的电 位保持低电平，信号输出端OUTPUT输出低电平信号。 0083 第六阶段与第四阶段工作过程相同，信号输出端OUTPUT保持输出低电平信号，直 到下一帧信号输入端INPUT输入低电平信号，以为寄存器单元重新开始工作。 0084 由此可知，上述的移位寄存器单元的驱动方法，时序简单，且易于控制，因此更容 易实现。 0085 优选地，所述输入模块包括第一输入单元11和第二输入单元12；所述输出控制模 块包括第一输出控制单元21、第二输出控制单元22和第三输出控制单元23；所述输出下拉 模。
47、块包括第一输出下拉单元31和第二输出下拉单元32；所述驱动方法包括： 0086 在第一时段，信号输入端输入低电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位下拉为低电平，第 二输入单元将第二节点下拉为低电平，第二输出控制单元和第三输出控制单元将第三节点 的电位上拉为高电平，第二输出下拉单元将第四节点下拉为低电平，信号输出端输出低电 平信号； 0087 在第二时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号， 第二时钟信号输入端输入低电平信号，在第一输出控制单元的控制下第一节点的电位保持 为低电平，第二输入单元将第二节点。
48、的电位上拉为高电平，第二输出控制单元将第三节点 的电位上拉为高电平，上拉模块输出高电平信号给信号输出端，第一输出下拉单元保持信 号输出端的电位为高电平； 0088 在第三时段，信号输入端输出高电平信号，第一时钟信号输入端输入低电平信号， 说 明 书CN 104318904 A 12 8/11页 13 第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位上拉为高电平，第 二输入单元将第二节点的电位下拉为低电平，在第三输出控制单元的控制下将第三节点的 电位上拉为高电平，在第一输出下拉单元的控制下第四节点电位上拉为高电平，由于第四 节点放电，信号输出端口输出的电位较第二时段降低； 0089。
49、 在第四时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号， 第二时钟信号输入端输入低电平信号，第三输出控制单元将第二节点电位保持低电平，通 过第一输出控制单元将第一节点电位上拉为高电平，在第二节点的电位的控制下，第三节 点输出高电平，第一输出下拉单元将第四节点的电位下拉为低电平，信号输出端输出低电 平信号； 0090 在第五时段，信号输入端输入高电平信号，第一时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位保持为高电平，第 二输入单元将第二节点的电位保持低电平，在第二节点的电位的控制下，第三节点输出高 电平，第二输出下拉单元将第四节点的电位保持为低电平，信号输出端输出低电平信号。 0091 如图3所示，作为本实施例的一种优选方式，所述第一输入单元11包括第一晶体 管T1，所述第二输入单元12包括第二晶体管T2和第三晶体管T3；其中，所述第一晶体管T1 的第一极连接。