半导体器件 本发明涉及半导体器件，特别涉及配有半导体存储器的半导体器件，在构成存储器单元阵列的扩散层图形中，存储器在该扩散层的图形密度低的区域配置形成虚拟(dummy)图形。
一般来说，在配备常规的半导体存储器的半导体器件中，大多通过重复配置有同一形状或同一尺寸的图形，来构成作为形成该半导体存储器的存储器单元阵列。作为其一例，图3表示平面型掩模ROM的平面图。图3中，在半导体存储器内的存储器单元部分11和存储器单元部分13中，按同一线宽且等间隔地反复敷设的状态配置N+扩散层14和栅极线15。此外，在另一面，在选择器部分12中，不象存储器单元部分11和13那样以等间隔的关系配置N+扩散层14和栅极线15。因此，在配置形成常规的半导体存储器的半导体器件中，如图3的一个常规例所示，与存储器单元部分11和13相比，存储器单元阵列内的选择器部分12的图形密度，通常处于相对低的图形密度配置状态。在形成这样的存储器单元阵列的图形时，例如，在形成N+扩散层14的情况下，相对于抗蚀剂，把与这些N+扩散层14形状一致的该抗蚀剂进行曝光处理，然后，通过对该曝光部位进行显影处理，进行清除抗蚀剂的加工，形成所期望地N+扩散层14。
再有，图3中，由于与本发明的内容无直接关系，所以省略了应该包括的通孔和铝布线等的叙述，此外，还省略了由所述N+扩散层形成的存储器单元和晶体管，或选择器和晶体管等的叙述，但并不因此有损于作为本发明背景的常规例说明的一般性。
在形成作为上述以往的半导体存储器的半导体器件中，在半导体存储器内的选择器部分12中，为了不按等间隔关系配置N+扩散层14和栅极线15，所以不采用反复敷设状态那样的配置关系。因此，与存储器单元部分11和13的区域比较，一般形成图形密度低的区域。
图4是表示提取图3所示的存储器单元部分11和选择器部分12的一部分区域的局部放大图。如上所述，作为造成选择器部分12的图形密度低的原因，是未配置N+扩散层14的抗蚀剂残留区域的占有面积相对较大，与之而来的，在除去抗蚀剂加工时，通过显影处理时的加热，该抗蚀剂的残留区域作为与其面积之比相对较大的收缩状态，如图4所示，比生成原来设计上的N+扩散层14的图形形状还要膨胀的去除图形17a、17b和17c。
其中，在本现有技术例中，作为最初的设计图形结构，在图4的特定场所A、C和E中，把各自两侧的N+扩散层14作为源或漏，把对应的栅极线15作为媒介，形成MOS晶体管(1)，此外，在特定场所B、D和F中，把各自两侧的N+扩散层14作为源或漏，把对应的栅极线15作为媒介，形成与所述MOS晶体管(1)有相同特性的MOS晶体管(2)。但是，如上述，在相关的N+扩散层14中，因各自图形密度稀疏，所以生成各自抗蚀剂去除图形17a、17b和17c，形成偏离最初设计图形的图形。因此，作为形成在所述特定场所A、C和E上的MOS晶体管(1)，在设计上，尽管应该有与形成在特定场所B、D和F上的MOS晶体管(2)有同一特性，但由于上述抗蚀剂除去图形17a膨胀，所以形成不同特性的MOS晶体管，存在偏离原来设计思想的缺陷。
为了解决上述缺陷，本发明的目的在于在存储器单元和阵列内，使所有N+扩散层能够按本来的设计图形那样形成，因此提供配有能够分别使在存储器单元部分和选择器部分形成的晶体管特性均匀化的半导体存储器的半导体器件。
本发明的半导体器件，在把包括作为一结构要素的单位存储器单元和阵列多个连续配置的存储器单元和阵列的占有区域内，使通过离子注入形成的任意数的掩模图形存在于该单位存储器单元和阵列之间，至少在没有存储器功能的特定区域中，配有作为半导体存储器的配置形成所述掩模图形的虚拟图形的所述存储器单元和阵列。
再有，最好形成作为N+扩散层的所述掩模图形，形成作为该N+扩散层的虚拟N+扩散层的所述虚拟图形，此外，最好形成作为在所述单位存储器单元和阵列之间存在的选择器功能区域的所述特定区域，或者在所述单位存储器单元和阵列和所述特定区域中，配置分别与所述掩模图形垂直的栅极线，在所述单位存储器单元和阵列区域内，最好使所述掩模图形分别有同一宽度并按等间隔配置，此外，在所述单位存储器单元和阵列的区域内，最好使所述栅极线分别有同一宽度并按等间隔配置。
图1是表示本发明实施例中存储器单元阵列的一个实施例的包括存储器单元部分和选择器部分的配置图。
图2是表示所述实施例的局部放大图。
图3是表示以往例中包括存储器单元阵列的存储器单元部分和选择器部分的配置图。
图4是表示所述以往例的局部放大图。
下面，参照附图说明本发明。
图1是展示作为本发明实施例中的一个实施例的平面型掩模ROM存储器单元阵列的平面图，是表示对于图3所示的存储器单元阵列采用了本发明，从而得到的存储器单元阵列的平面图。此外，图2是表示抽取图1所示的存储器单元部分11和选择器部分12的一部分区域的局部放大图，是表示相对于图4的局部放大图，采用本发明进行改善的本实施例的N+扩散层14、虚拟N+扩散层16a和16b的配置关系的局部放大图。
如图1所示，在本实施例中，在包括存储器单元阵列的存储器单元部分11和存储器单元部分13中，按同一线宽度且等间隔地反复敷设的状态配置N+扩散层14和栅极线15。此外，在选择器部分12中，不象存储器单元部分11和12那样按等间隔关系配置N+扩散层14和栅极线15，但与以往例的情况也不同，在作为图形密度低的区域形成的该选择器部分12中，在N+扩散层14的终端，配置新附加的分别相对应的虚拟N+扩散层16a，此外，在选择器部分12中，在作为相对于存储器单元部分11和13的N+扩散层14的空区域存在的区域中，附加配置新的虚拟N+扩散层16b。
这样，通过在上述空区域中附加虚拟N+扩散层16a和虚拟N+扩散层16b，使选择器部分12中对应抗蚀剂残留区域的空区域不存在，因此，选择器部分12的图形密度与存储器单元部分11和13的图形密度同样充足。于是，通过附加虚拟N+扩散层16a和虚拟N+扩散层16b，使包括选择器部分12的所述空区域的图形密度充足，在除去抗蚀剂的显影处理时可使抗蚀剂残留区域的收缩均匀，形成与最初设计图形一样的N+扩散层14，同时表示作为包括存储器单元和晶体管或选择器和晶体管等的MOS晶体管的形成母体，分别附加在虚拟N+扩散层14中，分别设定新的虚拟N+扩散层16a。但是，不把附加的虚拟N+扩散层16b作为所述MOS晶体管的形成母体来设定。因此，通过使选择器部分12的所述空区域的图形密度充分地均匀化，在除去抗蚀剂的显影处理时的抗蚀剂残留区域的收缩被均匀化，可防止在所述以往例中作为问题的N+扩散层的去除抗蚀剂图形的生成(参照图4的17a～17c)，在存储器单元阵列内，可把N+扩散层按预定的设计图形那样形成，能够分别使形成在N+扩散层和栅极上的所述MOS晶体管的特性均匀化。
再有，在图1和图2中，与所述以往例的情况一样，由于与本发明的内容无直接关系，所以当然省略了应该包括的通孔和铝布线等的叙述，此外，还省略了由所述N+扩散层或虚拟N+扩散层形成的所述MOS晶体管的叙述，但并不因此有损于作为本发明说明的一般性。
在图2的局部放大图中，与图4的以往例相比可知，在以往例中，在不存在选择器部分12的掩模图形的抗蚀剂残留区域，附加配置虚拟N+扩散层16a和虚拟N+扩散层16b，由此，如上所述，使抗蚀剂残留区域中的热收缩均匀化，由图2可知，按与设计图形一样地形成成为包括存储器单元和晶体管或选择器和晶体管等的MOS晶体管的形成母体的N+扩散层14的抗蚀剂和图形。因此，与所述以往例的情况不同，在本发明中，在特定场所A、C和E中形成的MOS晶体管，形成为与在特定场所B、D和F中形成的MOS晶体管有样同特性的MOS晶体管，象上述那样分别被均匀化。
如以上说明，在不存在掩模图形的空区域，通过附加配置虚拟N+扩散层，使包括该空区域的区域图形密度充足，因而具有把N+扩散层的抗蚀剂和图形作为存储器单元和晶体管或选择器和晶体管的形成母体来形成，从而达到能够与设计图形相同地形成的效果。