含有多个存储体的半导体存储装置 本发明涉及一种由多个存储体构成的动态随机存取存储器(以下称为“DRAM”)装置，更具体地说，涉及一种具有多个器件识别码保持单元的半导体存储装置。
近来开发了具有器件识别码的DRAM。器件识别码被用来识别多个DRAM中的哪一个被存取。图7表明这种特别定义为rumbusDRAM(朗姆总线DRAM)的动态随机存取存储器。
如图7所示，一DRAM具有一器件识别码和两个存储体。DRAM00A由存储体01A、存储体02A、包含器件识别码(ID)判认电路05的朗姆总线接口03A、及保存器件识别码的ID寄存器电路04A所组成。
对图7所示的动态随机存储器DRAM00A器件识别码的初始化和判认过程解释如下。当初始化控制信号SIn置于逻辑高电平“H”时，DRAM被初始化。在这种状态下，延时寄存器被设定为一定的周期数，如数据的写入周期，数据读取周期等等，此外对模式寄存器也进行预置，如设定ID寄存器(器件识别码)等以确定不同的模式。这样，在ID寄存器初始化过程中，器件识别码设定至ID寄存器电路04A中。初始化完成之后，初始化控制信号SOut变为逻辑高电平“H”，表明DRAM器件的初始化已经完成。
采用器件识别判认电路05A，通过在DRAM00A初始化时比较存储在ID寄存器电路的器件识别码与外来指令(在DRAM中称为请求包，以下简称“请求包”)中包含的器件识别码，从而实现对图7所示DRAM00A器件识别码的判认。如果请求包中包含地器件识别码与ID寄存器的存储值互相符合，则DRAM00A确认这是对它发出的请求并执行请求包指令，以对其存储体A1和A2进行存取。
图8表明由两个DRAM连结到一个控制器上所组成的系统，每个DRAM具有一个器件识别码和两个存储体。DRAM00C和DRAM06C通过作为控制信号的BusEnable/BusCtrl(使能总线/控制总线)、作为数据和控制信号的BusData(数据总线)、作为时钟信号的TxClk/RxClk及作为初始化控制信号的SIn/SOut连接到控制器12C上。DRAM00C包括存储体01C，存储体02C，保存有关存储体01C和02C的DRAM器件识别码的ID寄存器电路04C及一个设置在接口03C中的器件识别码判认电路05C。DRAM06C包括存储体07C，存储体08C，保存有关存储体07C和08C的器件识别码的ID寄存器电路10C及一个设置在接口09C中的器件识别码判认电路11C。
图8所示DRAM的器件识别码系统的初始化和判认过程如下所述。当初始化控制信号SIn置于逻辑高电平“H”时，初始化过程开始进行。在这种状态下，DRAM0C的延时寄存器的设定、模式寄存器的设定及ID寄存器的设定等进行初始化。在设定ID寄存器时，器件识别码存储在ID寄存器电路04C之中。当DRAM00C的初始化完成时，表示DRAM00C初始化完成的初始化控制信号SOut变为逻辑高电平“H”。DRAM00C的SOut与DRAM06C的SIn是相连的。因此，一旦DRAM00C完成初始化，DRAM06C的初始化即开始启动。在这种状态下，对DRAM06C的延时寄取器、模式寄存器及ID寄存器等的设定进行初始化；并在ID寄存器被设定时，将器件识别码存储在ID寄存器电路10C之中。
通过比较包含在控制器发送的请求包中的器件识别码与DRAM00C和06C初始化中存储在ID寄存器04C和10C中的器件识别码而实施对图8所示系统的DRAM器件识别码的判认。在上述比较中，如果请求包中的器件识别码与ID寄存器的存储值相互一致，则可确认该请求是针对同ID寄存器电路04C或10C(其中保存着相一致的DRAM器件识别码)相应的DRAM00C和06C的请求。一旦确认被存取的特定DRAM器件，则请求包中有关这一DRAM的指令即可获得执行。
图9所示系统中，两个各有一个器件识别码和一个单存储体结构的DRAM与控制器相连接，同时还有一个具有一器件识别码和双存储体结构的DRAM也同一这一控制器相连。通过BusEnable/BusCtrl控制信号，BusData数据及控制信号，TxClk/RxClk时钟信号及SIn/SOut初始化控制信号，DRAM00E、DRAM05E和DRAM10E同一控制器16E相连。DRAM00E包括一存储体01E，一包含ID寄存器电路(保存器件识别码)03E的接口02E，以及一器件识别码判认电路04E。DRAM05E包括一存储体06E，一包含ID寄存器电路08E(保存器件识别码)的接口07E，以及一器件识别码判认电路09E。DRAM器件10E包括存储体11E和12E，一包含ID寄存器电路14E(用于保存器件识别码)的接口13E，以及一器件识别码判认电路15E。
该系统的初始化及对各DRAM识别码的判认过程如下所述。当初始化控制信号SIn置于高电平“H”时，初始化开始启动。在这种情况下，DRAM00E延时寄存器的设定、模式寄存器的设定及ID寄存器的设定等进行初始化。在ID寄存器设定时，器件识别码被保存在ID寄存器电路03E中。在DRAM00E的初始化完成之后，表明DRAM00E初始化完成的初始化控制信号SOut变为高电平“H”，导致DRAM05E的SIn也变成高电平“H”。从而DRAM05E开始进行初始化。在这种情况下，DRAM05E延时寄存器的设定、模式寄存器的设定以及ID寄存器的设定等进行初始化，器件识别码被存储在ID寄存器电路08E中(在ID寄存器被设定时)。在DRAM05E的初始化完成之时，表明DRAM05E初始化完成的DRAM05E的初始化控制信号SOut变为高电平“H”，DRAM10E的SIn也由此变为高电平“H”。从而，DRAM10E的初始化开始启动。在这种情况下，DRAM10E延时寄存器的设定、模式寄存器的设定及ID寄存器的设定等等进行初始化，器件识别码被保存在ID寄存器电路14E中(在ID寄存器被设定时)。
通过比较控制器所发送的请求包中的器件识别码与DRAM00E、05E和10E初始化时保存在ID寄存器电路03E、08E和14E中的器件识别码，对图9中所示系统的器件识别码执行判认。在此比较中，如果包含在请求包中的器件识别码与保存在特定DRAM的ID寄存器中的值相互一致，则可确认相应于ID寄存器电路03E、08E或14E(保存相一致的器件识别码)的DRAM00E,DRAM05E或DRAM10E的操作请求已被接收，请求包中的指令可由其ID已被控制器请求的特定DRAM所执行。
图10表示一种用于比较已存储DRAM器件识别码与请求包中控制器提供的被请求DRAM器件识别码的常规器件识别码判认(确认)电路。这种器件识别码判认电路包括一转换门01G，一反相器02G，一反相器03G，一反相器04G，一个双路输入异门05G，转换门06G，反相器07G，反相器08G，一P沟道MOS晶体管09G，一N沟道MOS晶体管10G，和一N沟道MOS晶体管11G。
转换门01G输入PD(包数据)，PD为包含在请求包中的器件识别码的一部分，PD锁存信号LATCH和LATCHB被分别输入至N沟道MOS晶体管和P沟道MOS晶体管的栅极。转换门01G的一个输出被输入到反相器02G的栅极。用于锁存PD的反相器02G的输出PD-b被输入到反相器03G的栅极，而反相器03G的输出同反相器02G的输入相连。PD-b被输入至反相器04G的栅极。
双路输入异门05G输入反相器04G的输出和来自ID寄存器的IDREG,IDREG是在初始化时写入ID寄存器电路之中的。转换门06G输入双路输入异门05G的输出，EVAL及反相器07G的输出分别同N沟道和P沟道MOS晶体管的栅极相连接。反相器07G的输入门接收输入信号EVAL。反相器08G输入使输出信号IDHIT预先充电至高电平“H”的输入信号PC。
P沟道MOS晶体管09G的栅极同反相器08G的输出相连，源极同电源相连，而其漏极同输出信号IDHIT相连。N沟道MOS晶体管10G的栅极同转换门06G的输出ID-XOR相连，其源极接地(以后简称为“GND”)，而其漏极同输出信号IDHIT相连。N沟道MOS晶体管11G的栅极、源极和漏极分别同PC、GND和ID-XOR相连。
图10所示器件识别码判认电路的工作情况如下所述。当有外来请求包时，PC信号成高电平“H”，EVAL为低电平“L”，LATCH为高电平“H”，LATCHB成低电平“L”。在这种情况下，输出信号IDHIT被预充电至高电平“H”，转换门的输出结点ID-XOR呈底位“L”。预充电及请求包接收完成时，PC信号变成低电平“L”，EVAL变为高电平“H”,LATCH变为低电平“L”，LATCHB变成高电平“H”。在这种情况下，PD(包数据)被反相器02G和03G锁存，通过双路输入异门05G将PD的值与IDREG信号(初始化时保存在ID寄存器电路中的ID寄存器的一部分)进行比较。作为比较的结果，如它们之间相互一致，则ID-XOR将保持低电平“L”，也就是当IDHIT信号维持在高电平“H”不变时，即处于“选中”状态，请求包中的指令得到执行。若IDREG信号与PD信号值不相符合，则ID-XOR变成高电平“H”，IDHIT信号变为低电平“L”。也就是说，它处于“标识选中(ID-Hit)”状态，请求包中的指令将不会被该DRAM所执行。
如上所述，每一常规的DRAM芯片只有一个器件识别码。所以如果DRAM芯片上包括有多个存储体，其功能并不能得到有效利用，因为器件识别码不能分别判认每个存储体。因此，如果系统由许多仅有一个器件识别码的半导体存储器芯片构成，存储单元阵列块数增大，同时半导体存储器的控制电路无任何变化时，则将出现增加的存储能力(存储单元阵列块的数量)不能得到有效利用的问题。
本发明的目的在于提供一种半导体存储装置，其特征在于它能有效利用增大的存储(单元阵列块的数量)能力。
本发明的半导体存储装置包括：在一个存储器芯片上的许多存储单元阵列体；以及多个用于识别特定存储体或存储体组的识别码寄存器。
也就是说，本发明的识别码不是用于识别某个具体的存储器芯片，而用于识别存储器芯片上的每一个独立的存储体或存储体组。
通过以下结合附图的描述，将对本发明的上述目的和其它目的及其优点和特色有更清楚地了解。附图中：
图1为根据本发明第一实施例的半导体存储器方框图。
图2为图1半导体存储器中器件识别码判认电路的第一个示例电路图。
图3为图2中器件识别码判认电路的操作时间图。
图4为图1半导体存储器中器件识别码判认电路的第二个示例电路图。
图5为根据本发明第二实施例的半导体存储器方框图。
图6为根据本发明第三实施例的半导体存储器方框图。
图7为原有技术中第一种半导体存储器方框图。
图8为原有技术中第二种半导体存储器方框图。
图9为原有技术中第三种半导体存储器方框图。
图10为图7-9中所示原有技术中的半导体存储装置识别码判认电路的电路图。
图1至图3表示本发明的第一实施例。如图1所示，根据本发明第一种实施例。如图1所示，根据本发明的第一实施例的半导体存储器具有四个存储体(存储单元阵列)和两个ID寄存器电路。一个DRAM，例如Rumbus DRAM00B包括存储体01B,02B,03B和04B。在接口05B中的ID寄存器电路06B保存有关存储体Q(01B)和存储体R(02B)的器件识别码。在接口05B中，该DRAM中还被提供了一个ID寄存器电路07B，用于保存有关存储体S(03B)和存储体T(04B)的器件识别码。最后，该DRAM还被提供了一器件识别码判认电路08B，用于比较外来请求包中的器件识别码与ID寄存器电路06B和07B中的器件识别码的值。
现针对图1所示装置，描述DRAM00B的初始化和器件识别码的判认。当初始化控制信号SIn置于高电平“H”时，DRAM00B的存储体01B和02B得到初始化。在这种情下，设定延时寄存器，设定模式寄存器及设定ID寄存器等等得到初始化。当ID寄存器被设定时，器件识别码被存储在接口05B中的保存有关存储体01B和02B的器件识别码的ID寄存器电路06B中。在完成存储体01B和02B的初始化后，存储体03B和04B得到初始化。在这种情况下，设定延时寄存器、设定模式寄存器及设定ID寄存器等等得到初始化。在ID寄存器被设定时，器件识别码存储在接口05B中保存有关存储体03B和04B器件识别码的ID寄存器电路07B中。完成存储体03B和04B的初始化后，初始化控制信号SOut变为高电平“H”，可启动对其它器件的初始化。
通过比较外部传送的请求包中的器件识别码与初始化时保存在ID寄存器电路中的器件识别码是否相符，器件识别码判认电路08B确定图1所示DRAM00B的器件识别是否被请求。在这一比较中，若请求包中的器件识别码与在ID寄存器电路06B或07B(储存相一致的器件识别码)中的储存值相符，则可确认这是存储体Q(01B)和存储体R(02B)或存储体S(03B)和存储体T(04B)的请求，且请求包的指令得到执行(标识选中(ID-Hit)执行状态)。如果它们不相一致，请求不能得到执行(标识未选中(ID-Miss)状态)。
图2为图1所示器件识别码判认电路08B的第一个示例。器件识别码判认电路08B包括转换门01H，反相器02H，反相器03H，反相器04H，两路输入异门05H，反相器07H，转换门06H,N沟道MOS晶体管11H,N沟道MOS晶体管10H，反相器08H,P沟道MOS晶体管09H，两路输入异门12H，转换门13H,N沟道MOS晶体管17H,N沟道MOS晶体管16H，反相器14H,P沟道MOS晶体管15H，和双路输入异门18H。
转换门01H输入作为请求包数据的PD(包数据)，锁存信号LATCH和LATCHB分别输入到N沟道和P沟道MOS晶体管的栅极。该转换门的一个输出被输入至反相器02H的输入端。为锁存PD，反相器02H的输出PD-b被输入至反相器03H的栅极，而反相器03H的输出又与反相器02H的输入端相连。反相器04H输入PD-b，输出PD-t。
双路输入异门05H的输入为IDREG-QR和PD-t，前者为保存在ID寄存器电路IP-X(06B)中有关存储体01B和02B的器件识别码的一部分，后者为反相器04H的输出。反相器07H在其输入端接收信号EVAL。转换门06H的输入为双路输入异门05H的输出，EVAL和反相器07H的输出被分别输入到N沟道MOS晶体管和P沟道MOS晶体管的栅极。转换门06H的输出BANK-QR-XOR与N沟道MOS晶体管11H的漏极相连，PC(预充电)信号与其栅极相连，而GND与其源极连接。
N沟道MOS晶体管10H的栅极与转换门06H的输出BANK-QR-XOR相连，其源极同GND相连，其漏极与输出信号BANK-QR相连接。反相器08H将PC输入到它的栅极。P沟道MOS晶体管09H的栅极与反相器08H的输出相连接。源极与电源相连，其漏极同BANK-QR输出信号相连接。双路输入异门12H的输入为IDREG-ST信号和PD-t信号，前者为保存在ID寄存器电路中有关存储体S(03B)和T(04B)的器件识别码的一个部分，后者为反相器04H的一个输出。转换门13H的输入为双路输入异门12H的输出，EVAL及反相器07H的输出被分别输入转换门13H的N沟道MOS晶体管和P沟道MOS晶体管的栅极。
N沟道MOS晶体管17H的漏极同转换门13H的输出信号BANK-ST-XOR相连，其栅极同PC(预充电)信号相连，而其源极与GND相连接。转换门13H的输出BANK-ST-XOR同时还与N沟道MOS晶体管16H的栅极相连。N沟道MOS晶体管16H的源极与GND相连，其漏极与输出信号BANK-ST相连。反相器14H的栅极接收PC信号。P沟道MOS晶体管15H的栅极与反相器14H的输出相连接，其源极与电源相连，而其漏极与BANK-ST输出信号相连接。双路输入或门18H输入BANK-QR信号和BANK-ST信号，输出IDHIT信号。
现叙述利用图2所示判认电路08B实现的器件识别码判认过程。如图3所示，当有来自外部的请求包时，PC信号呈高电平“H”，而EVAL处于低电平“L”，LATCH为高电平“H”，而LATCH处于低电平“L”。在这种情况下，输出信号BANK-QR和BANK-ST被预充电至高电平“H”，而BANK-QR-XOR结点和BANK-ST-XOR结点处于低电平“L”。另一方面，作为请求包数据中器件识别码一个部分的PD被反相器02H和03H锁存。被锁存的PD由两路输入异门05H和12H同初始化时保存在ID寄存器电路中的器件识别码IDREG-QR和IDREG-ST进行比较。作为这一比较的结果，若它们之间相互一致，则双路输入异门输出一低电平“L”。另一方面，如果它们之间有所不同，则双路输入异门输出一逻辑高电平信号“H”。从而，当终端BANKQR输出一高电平信号时，存储体01B和02B可以工作，允许对存储体Q(01B)和R(02B)进行如读或写等的存取。另一方面，若逻辑高电平信号是由终端BANK ST输出的，则存储体S(03B)和T(04B)可以工作，允许存取这些存储体。
当高电平信号由终端BANK ST或终端BANK QR输出时，信号IDHIT由或门电路18H的输出端输出。这一信号IDHIT表明外来请求包中的器件识别码与初始化时保存在ID寄存器电路中的器件识别码相互一致。在标识契合时，请求包中指令得以对包括存储体01B、02B,03B和04B在内的DRAM存储器芯片执行，即使终端BANK ST的输出信号使存储体03B和04B为不可启动态。也就是说，信号IDHIT涉及的是对DRAM芯片00B的请求，而信号BANK-QR和BANK-ST反映的是特定存储体01B、02B、03B和04B的激活状态或存储体组01B和02B及03B和04B的激活状态。
图4为器件识别码判认电路08B的第二个例子。器件识别判认电路08B包括转换门01J，反相器02J，反相器03J，反相器04J，三路输入异门05J，反相器07J，转换门0JH,N沟道MOS晶体管11J,N沟道MOS晶体管10J，反相器08J,P沟道MOS晶体管09J，双路输入异门12J，转换门13J,N沟道MOS晶体管17J,N沟道MOS晶体管16J，反相器14J，以及P沟道MOS晶体管15J。
转换门01J包括一个接收LATCH信号输入的N沟道MOS晶体管和接收LATBH信号输入的P沟道MOS晶体管。转换门01J的输出被输入到反相器02J的栅极。为锁存PD，反相器02J的输出PD-b送至反相器03J的栅极，而反相器03J的输出与反相器02J的输入端相连。反相器04J输入PD-b信号，输出PD-t信号。三路输入异门05J输入的是作为保存在ID寄存器电路中有关存储体01B和02B的器件识别码一部分的IDREG-QR，作为保持在ID寄存器电路中关于存储体03B和04B的器件识别码一部分的TDREG-ST，以及反相器04J的输出PD-t。反相器07J的输入端接收输入信号EVAL。转换门06J的输入为被分别送至N沟道MOS晶体管和P沟道MOS晶体管的栅极的、响应EVAL信号的三路输入异门05J的输出和反相器07J的输出。
N沟道MOS晶体管11J的漏极同转换门06J的输出ID-XOR相连，栅极接入预充电PC信号，源极与GND相连。N沟道MOS晶体管10J的栅极同转换门06J的输出ID-XOR相连，源极与GND相连，漏极与输出信号IDHIT相连。反相器08J的输入端接收PC信号。反相器08J的输出端同P沟道MOS晶体管09J的栅极相连，而晶体管09J的源极与电源相接，输出信号IDHIT与晶体管09J的漏极相接。两路输入异门12J输入IDREG-QR信号，该信号为保存在ID寄存器电路中关于存储体03B和04B的器件识别码的一部分；另一输入为PD-t信号，它是反相器04J的输出。
转换门13J的输入为双路输入异门12J的输出，EVAL信号和反相器07J的输出被分别送至N沟道MOS晶体管和P沟道MOS晶体管的栅极。N沟道MOS晶体管17J的漏极同转换门13J的输出BANK-XOR相连，栅极同PC预充电信号相连，源极同GND相接。N沟道MOS晶体管16J的栅极同转换门13J的输出BANK-XOR相连，源极同GND相接，漏极同输出信号BANK-QR相连。反相器14J的输入端接收PC信号。P沟道MOS晶体管15J的栅极同反相器14J的输出相连，源极与电源相连，漏极与输出信号BANK-QR相连。
现说明图4所示器件识别码判认电路08B的工作过程。器件识别码判认电路08B为一种用于判别确认每个存储体或存储体组的请求器件识别码与保存的器件识别码之间是否相互符合的判认电路。当有外来请求包时，预充电信号PC呈高逻辑电平“H”，EVAL信号为低电平“L”，LATCH信号为高电平“H”，LATBHB信号为低电平“L”。在这种情况下，输出信号IDHIT和BANK-QR被预充电至高逻辑电平“H”。同时，ID-XOR和BANK-XOR结点变为低逻辑电平“L”。另一方面，作为请求包数据中识别码一部分的PD被反相器02J和03J锁存。三路输入异门05J将锁存的PD与作为初始化时保存在ID寄存器电路中的器件识别码一部分的IDREG-QR和IDREG-ST进行比较。通过双路输入异门12J比较作为初始化时存入ID寄存器电路中的器件识别码一部分的IDREG-QR和IDREG-ST信号同PD的锁存信号PD-t之间是否相符，以判定存储体Q(01B)和R(02B)、或存储体S(03B)和T(04B)之中是否有一存储体被选中。在IDHIT和BANK-QR被预充电，且对请求包的锁存也已完成时，PC信号变成低电平“L”，EVAL信号变为高电平“H”，锁存信号LATCH变成低电平“L”，LATCHB变成高电平“H”。此时，通过三路输入异门05J和双路输入异门12J进行比较的结果被分别传送至ID-XOR和BANK-XOR。
作为比较结果，如果三个值PD、IDREG-QR和IDREG-ST互不相同，则三路输入异门05J的输出为低电平“L”，IDHIT的输出信号被维持在高电平“H”(这里的高电平“H”表示标识未选中(ID-Miss)状态)。换句话说，请求包指令不被存储器芯片所接受和执行。如果IDREG-QR和IDREG-ST中有一个与PD相符，三路输入异门05J的输出则为高电平“H”，输出信号IDHIT为低电平“L”(标识选中(ID-Hit)状态)。换句话说，请求包中的指令会被存储器芯片所接受和执行。作为双路输入异门12J的比较结果，如果IDREG-QR与锁存信号PD相一致，则双路输入异门12J的输出成为低电平“L”，输出信号BANK-QR被维持在高电平“H”，从而选中存储体Q(01B)和R(02B)。另外，如果比较的结果为IDREG-QR与锁存PD互不相符，则双路输入异门12J的输出为高电平“H”，输出信号BANK-QR成为低电平“L”，从而选中存储体S(03B)和T(04B)。第二个例子中判认操作的时间图被省略了，因其同图3所示情况类似，可排除信号BANK-ST。
本发明既适用于选定单一存储体，也同样适用于选定多个存储体，只需如图2和图4所示利用双重电路A、B、C和D，为存储单元阵列的每个存储体提供输出信号。
图5所示为本发明第二实施例中的半导体存储装置。该半导体存储器的结构特点是：DRAM芯片00D通过控制信号BusEnable,BusCtrl及BusData(数据及控制信号)、时钟信号的TxClk和RxClk，以及初始化控制信号的SIn与控制器09D相连接。DRAM 00D的构成包括存储体01D，存储体02D，存储体03D，存储体04D，接口05D中保存有关存储器01D和02D的器件识别码的ID寄存器06D，接口05D中保存有关存储器03D和04D的器件识别码的ID寄存器电路07D，以及一配置在接口05D中的器件识别码判认电路08D。
现说明图5所示DRAM 00D的初始化及器件识别码的判认过程。当初始化控制信号SIn被设定于高电平“H”时，存储体01D和存储体02D得以初始化。在这种情况下，设定一延时寄存器、设定一模式寄存器及设定ID寄存器等等得以初始化，且器件识别码保存于ID寄存器电路06D中。在完成存储体Q(01D)和存储体R(02D)的初始化后，存储体S(03D)和存储体T(04D)的初始化进行启动。在这种情况下，设定延时寄存器、设定模式寄存器及设定ID寄存器等等得以初始化，器件识别码被保存在ID寄存器电路07D中。此后，表明初始化完成的初始化控制信号SOut成为高电平“H”。
利用识别码判认电路08D，通过比较来自控制器09D的请求包中的被请求器件识别码与初始化时DRAM 00D保存在存储体Q(01D)和R(02D)的ID寄存器ID-C中的器件识别码和保存在存储体S(03D)和T(04D)的ID寄存器ID-D中的器件识别码，可执行时实施例5所示DRAM 00D的器件识别码的判认。作为比较结果，如果器件识别码与存储体Q(01D)和R(02D)的ID寄存器中的或者与存储体S(03D)和T(04D)的ID寄存器中的器件识别码相互一致(标识选中(ID-Hit)状态)，则来自控制器09D的请求包指令被DRAM存储器芯片所执行。然而，如果它们不相符合(标识未选中(ID-Miss)状态)，则请求不被执行。图5中器件识别码判认电路08D的结构可以如图2或图4所示，也可采用其它任何可执行比较保存的存储体ID与请求的存储体ID的必要的逻辑操作的结构。
图6表示根据本发明第三个实施例的半导体存储器。这一半导体存储器的结构特点是：DRAM 00F通过控制信号BusEnable,BusCtrl信号及BusData信号(数据及控制信号)、时钟信号的TxClk和RxClk，以及初始化控制信号的SIn同控制器10F相连接。DRAM00F的构成包括存储体01F，存储体02F，存储体03F，存储体04F，接口05F中保存有关存储器01F器件识别码的ID寄存器06F，接口05F中保存有关存储体02F器件识别码的ID寄存器电路07F，接口05F中保存有关存储体03F和存储体04F器件识别码的ID寄存器电路08F，及配置在接口05F内的识别码判认电路09F。
现说明图6所示DRAM 00F的初始化及器件识别码的判认过程。当初始化控制信号SIn置于高电平“H”时，存储体01F得到初始化。在这种情况下，设定延时寄存器、设定一模式寄存器及设定ID寄存器等等操作得以实现，识别码保存在ID寄存器电路06F中。在存储体01F实现初始化之后，对存储体02F开始进行初始化，实施对延时寄存器、模式寄存器和ID寄存器等等的设定，识别码存储在ID寄存器电路07F中。在完成存储体02F的初始化后，开始启动存储体03F和存储体04F的初始化，实施设定延时寄存器、模式寄存器、ID寄存器等等，识别码保存在ID寄存器电路08F之中。此后，表明初始化业已完成的初始化控制信号SOut变为高电平“H”。
由于图6中的识别码判认电路09F包含有三个ID寄存器电路，它可以通过将图2中虚线B包围的电路及该电路的一个输出加入虚线A包围的电路获得，以提供一个三路输入异门。或者，图6中的识别码判认电路09F也可通过下述方式构成：在图4虚线C所围的双路输入异门上加入一个被加入的ID寄存器电路中的器件识别码数据，以提供一个三路输入异门，同时增加另一个虚线D所示用于识别存储体的电路。
根据本发明，由于一个半导体存储器芯片具有保存许多识别各个单元阵列存储体(或存储体组)的器件识别码的结构，集成度不断提高的半导体存储器件(如DRAM)的存储能力的增大可以得到有效利用。
上述说明清楚地表明，本发明并非局限于上述实施例，可对其进行修改和变化，而不悖离本发明的范围和宗旨。例如，存储体01B和03B可通过相同的地址数据而组合在一起。此外，可采用与上述判认电路不同的其它各种逻辑电路以判认一单个存储器芯片中的存储体或存储体组中已存储的ID数值与请求包中提供的ID请求数值之间的匹配性，只要电路能够对要被选择的存储体提供正确的鉴别即可。