应用于AVS的关键路径拟合电路.pdf

本发明提供一种应用于AVS的关键路径拟合电路，包括：数控振荡器单元、复位控制逻辑单元、互连线延时单元、逻辑门延时单元、任务选择器单元以及输出缓冲级单元；本发明通过将互连线延时与逻辑门延时的分开拟合，获得更高的精确度；通过实时监测数字负载的运行情况，选择运行过程中最复杂任务的关键路径进行拟合，降低关键路径拟合的裕度，这两种技术的结合使得用来拟合数字负载关键路径的AVS延时链与负载关键路径本身更好的对应，让AVS电路在高鲁棒性的前提下发挥更好地节能效果。

权利要求书
1.  一种应用于AVS的关键路径拟合电路，其特征在于，包括：数控振荡器单元、复位控 制逻辑单元、互连线延时单元、逻辑门延时单元、任务选择器单元以及输出缓冲级单元；所 述数控振荡器单元接收数字负载工作频率信号，并根据该信号产生与负载频率相同的周期振 荡信号，该周期振荡信号分成两路：一路送入复位控制逻辑单元，用于每个周期对互连线延 时单元与逻辑门延时单元进行复位，另一路作为输入时钟送入互连线延时单元，经过相当于 实际负载互连线的延时后产生输出信号DL-wire；输出信号DL-wire作为第一逻辑门延时单元 的输入，任务选择器接收数字负载工作任务控制信号，根据该控制信号选择与负载工作任务 关键路径长度相一致的逻辑门延时单元，逻辑门延时单元输出的延时信号送入到任务选择器， 任务选择器输出逻辑门延时信号DL-logic，得到关键路径的拟合输出，从而使总输出延时等 于实际负载关键路径的延时。

2.  根据权利要求1所述的应用于AVS的关键路径拟合电路，其特征在于：任务选择器输 出逻辑门延时信号DL-logic经过输出缓冲级单元缓冲后，得到关键路径的拟合输出。

3.  根据权利要求1所述的应用于AVS的关键路径拟合电路，其特征在于：包括依次串联 的多个逻辑门延时单元。

4.  根据权利要求1所述的应用于AVS的关键路径拟合电路，其特征在于：对互连线延时 的拟合是针对数字负载内部各模块间进行数据传输的半全局信号线。

5.  根据权利要求1所述的应用于AVS的关键路径拟合电路，其特征在于：互连线延时单 元由中继器、等效互连线电阻Rmetal、等效互连线电容CMIM级联构成。

6.  根据权利要求5所述的应用于AVS的关键路径拟合电路，其特征在于：所述中继器由 反相器进行模拟，其放置的位置与个数与实际数字负载互连线相一致。

7.  根据权利要求5所述的应用于AVS的关键路径拟合电路，其特征在于：电阻Rmetal为 金属薄层电阻；电容CMIM为金属层间的MIM电容，使用静态时序分析得到数字负载互连线 长度的相关信息，根据实际负载互连线的长度确定等效Rmetal与CMIM的值。

8.  根据权利要求1所述的应用于AVS的关键路径拟合电路，其特征在于：逻辑门延时单 元由反相器与或非门的级联结构组成。

说明书应用于AVS的关键路径拟合电路
技术领域
本发明属于电力电子技术领域，利用了一种更高效的方式拟合数字负载的关键路径，从 而使AVS(Adaptive Voltage Scaling)发挥更好的节能效果，主要应用于低压低功耗领域。
背景技术
伴随着半导体工艺的日新月异，器件的特征尺寸不断缩小，在相同芯片面积上所集成的 器件数量成倍增加。虽然芯片内部的供电电压成比例下降，但由于以中央处理器(CPU)、数 字信号处理器(DSP)和微控制单元(MCU)等为主的数字逻辑电路工作频率越来越高，芯片 单位面积的功耗非但不能降低，反而随着最小线宽的不断减小而急剧增加。为了降低功耗， AVS被提出并予以广泛应用。数字逻辑电路在工作过程中，根据其任务的繁重程度不同，会 工作于不同的频率。AVS电路就是要实时监测数字负载的工作频率，找到在该频率下能满足 数字负载工作的最低电压，并闭环调节数字负载的供电电压至这个最低值，以达到节约能耗 的目的。对于AVS来说，一个至关重要的技术核心就是对数字负载关键路径的拟合。当供电 电压变化时，通过检测关键路径的工作情况可以间接反映整个数字负载正常工作与否，因此 AVS电路需要用延时链来拟合数字负载的关键路径。为了保证AVS的降压不致使数字负载无 法正常工作，现有的技术在拟合关键路径时往往留有较大的延时裕度，这样做虽然有很好的 鲁棒性，但是AVS降低功耗的效果被大打折扣。
随着半导体技术的发展，工艺线宽已经入深压微米级和纳米级。由互连线引起的寄生效 应所显示的尺寸缩小特性并不与晶体管等有源器件相同，随着器件尺寸的缩小和电路速度的 提高，它们变得非常重要。而其中寄生效应的一个主要影响就是导致信号的传播延时增加。 由于信号分别在互联线与逻辑门中的延时特性随电压的变化不一致，因此将关键路径中的互 连线与逻辑门分开进行模拟就显得十分必要。数字负载在工作的过程中，并不是所有的逻辑 块都在同时工作。对于一项特定的任务，其往往只需要进行某几种运算。若运算较为简单， 则其关键路径较短，若运算较为复杂，则其关键路径较长。举个例子来说，假如某一数字负 载具有加法、乘法、乘累加三种运算功能，该三种运算的延时依次递增。在该负载工作过程 中，并不是所有的运算功能都在同时进行，任务一可能只需要加法就能完成，那此时负载的 关键路径长度就是加法延时的长度；任务二可能需要加法与乘累加操作才能完成，那此时负 载的关键路径长度就是乘累加延时的长度；任务三可能只需要乘法操作就能完成，那此时负 载的关键路径长度就是乘法延时的长度。而传统的关键路径拟合都是选择数字负载最长的关 键路径，因此当负载进行相对简单的运算时，就相当于有非常大的关键路径延时裕度。这会 使AVS电路的降压节能效果大大降低。
发明内容
本发明的目的就是针对已有技术中拟合关键路径的延时链存在较大裕度的问题，提出一 种更加高效与精确的拟合方式，从而使AVS的能耗节约效果更加显著。
为实现上述目的及其他相关目的，本发明提供一种应用于AVS的关键路径拟合电路，包 括：数控振荡器单元、复位控制逻辑单元、互连线延时单元、逻辑门延时单元、任务选择器 单元以及输出缓冲级单元；所述数控振荡器单元接收数字负载工作频率信号，并根据该信号 产生与负载频率相同的周期振荡信号，该周期振荡信号分成两路：一路送入复位控制逻辑单 元，用于每个周期对互连线延时单元与逻辑门延时单元进行复位，另一路作为输入时钟送入 互连线延时单元，经过相当于实际负载互连线的延时后产生输出信号DL-wire；输出信号 DL-wire作为第一逻辑门延时单元的输入，任务选择器接收数字负载工作任务控制信号，根 据该控制信号选择与负载工作任务关键路径长度相一致的逻辑门延时单元，逻辑门延时单元 输出的延时信号送入到任务选择器，任务选择器输出逻辑门延时信号DL-logic，得到关键路 径的拟合输出，从而使总输出延时等于实际负载关键路径的延时。
作为优选方式，任务选择器输出逻辑门延时信号DL-logic经过输出缓冲级单元缓冲后， 得到关键路径的拟合输出。
作为优选方式，包括依次串联的多个逻辑门延时单元。
作为优选方式，对互连线延时的拟合是针对数字负载内部各模块间进行数据传输的半全 局信号线。
作为优选方式，互连线延时单元由中继器、等效互连线电阻Rmetal、等效互连线电容CMIM级联构成。
作为优选方式，所述中继器由反相器进行模拟，其放置的位置与个数与实际数字负载互 连线相一致。
作为优选方式，电阻Rmetal为金属薄层电阻；电容CMIM为金属层间的MIM电容，使用静 态时序分析得到数字负载互连线长度的相关信息，根据实际负载互连线的长度确定等效Rmetal与CMIM的值。
作为优选方式，逻辑门延时单元由反相器与或非门的级联结构组成。
如上所述，本发明具有以下有益效果：通过将互连线延时与逻辑门延时的分开拟合，获 得更高的精确度；通过实时监测数字负载的运行情况，选择运行过程中最复杂任务的关键路 径进行拟合，降低关键路径拟合的裕度。这两种技术的结合使得用来拟合数字负载关键路径 的AVS延时链与负载关键路径本身更好的对应，让AVS电路在高鲁棒性的前提下发挥更好 地节能效果。
附图说明
图1为负载关键路径拟合电路整体框图。
图2为拟合互连线延时所用延时单元的电路图。
图3为拟合逻辑门延时所用延时单元的电路图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。
图1为负载关键路径拟合电路整体框图。数字负载工作过程中，该整体电路接收数字负 载频率信号与负载工作任务信号，并产生拟合负载的关键路径的输出。
如图1所示，一种应用于AVS的关键路径拟合电路，包括数控振荡器单元、复位控制逻 辑单元、互连线延时单元、逻辑门延时单元、任务选择器单元以及输出缓冲级单元；所述数 控振荡器单元接收数字负载工作频率信号，并根据该信号产生与负载频率相同的周期振荡信 号，该周期振荡信号分成两路：一路送入复位控制逻辑单元，用于每个周期对互连线延时单 元与逻辑门延时单元进行复位，以便下个周期重新进行检测；另一路作为输入时钟送入互连 线延时单元，经过相当于实际负载互连线的延时后产生输出信号DL-wire；多个逻辑门延时 单元依次串联形成逻辑门延时链，依次为第一逻辑门延时单元、第二逻辑门延时单元……经 过不同的逻辑门延时单元后得到不同的延时信号。输出信号DL-wire作为第一逻辑门延时单 元的输入，任务选择器接收到数字负载工作任务控制信号，根据该控制信号选择与负载工作 任务关键路径长度相一致的逻辑门延时单元，逻辑门延时单元输出的延时信号送入到任务选 择器，任务选择器输出逻辑门延时信号DL-logic，逻辑门延时信号DL-logic经过输出缓冲级 单元缓冲后，得到关键路径的拟合输出。从而使总输出延时等于实际负载关键路径的延时。
对互连线延时的拟合是针对数字负载内部各模块间进行数据传输的半全局信号线。
电阻Rmetal为金属薄层电阻；电容CMIM为金属层间的MIM电容，使用静态时序分析得到 数字负载互连线长度的相关信息，根据实际负载互连线的长度确定等效Rmetal与CMIM的值。
在图1中，复位控制逻辑是由或非门与触发器连接而成，用于每个周期的延时链复位操 作。互连线延时单元与逻辑门延时单元的电路分别由图2和图3给出。不同的逻辑门延时单 元用来拟合数字负载不同工作的关键路径，每个逻辑门延时单元的输出对应一种数字负载的 工作任务，从右至左逻辑门延时单元个数依次增加，对应数字负载任务由简到繁的关系。任 务选择器为一个多路选择器，根据具体的负载任务情况选择适当的路数，输出对应负载任务 的延时输出。输出缓冲级单元的作用为修正波形以及增大驱动能力，以便关键路径拟合输出 能够驱动后续电路工作。
本发明使用如图2所示的结构来拟合数字负载的互连线延时。对于数字负载而言，传递 运算信号的互连线主要包括某一模块中的当地线与模块间通信的半全局线。对于当地线来说， 其长度往往较短，一般都在数十微米以下，其对延时产生的影响较小，其影响因子主要是其 寄生电容，但其相对于逻辑门的栅电容来说数值很小，可以将其忽略。而对于半全局线来说， 其长度一般在数百微米至几毫米间，它会对延时产生较大的影响。对于深亚微米及纳米级工 艺所使用的互连线，当互连线较长时，其延时特性会变的非常差，对于毫米级的互连线来说， 其延时是无法被允许的。为了解决此问题，一种方法就是在长互联线的中间加入若干中继器 ——如反相器就是一种最简单的中继器，将长互连线分割为较短互连线的级联，这样会使总 的线延时减少。这一方法被用于ICC、APR等数字后端设计工具中。本发明对负载互联线延时 的拟合，主要就是针对半全局的数据通信线。
如图2所示，互连线延时单元由中继器，等效互连线电阻Rmetal，等效互连线电容CMIM级联构成。其中，中继器由反相器进行模拟，其放置的位置与个数与实际数字负载互连线相 一致。电阻Rmetal可以根据实际数字负载互连线的长度，选择不同宽长比的金属薄层电阻进行 拟合。电容CMIM可以根据实际数字负载互连线的长度，选择金属层间的不同面积的MIM电 容进行拟合。利用静态时序分析(STA，Static Timing Analysis)得到数字负载互连线长度的 相关信息，根据实际负载互连线的长度确定等效Rmetal与CMIM的值。使图2中延时链的总延 时等于数字负载中最长互联线的延时，这就完成了对互连线延时的拟合。
逻辑门延时单元的电路图如图3所示，其由反相器与或非门级联而成的延时链构成，复 位信号用于每个时钟周期开始时对延时链进行复位，使其每个或非门输出节点放电至低电平。 实际数字负载关键路径上的逻辑门结构必然是复杂多样的，为了进行简化，我们只用反相器 与或非门来近似取代复杂多样的逻辑门，之所以选择这种结构是由于根据对大量数字负载的 统计，各种数字负载延时与电压变化的统计规律与该结构吻合的最好。在实际拟合过程中， 先通过STA分析出负载在各个任务下的逻辑门关键路径延时，然后再用此结构分别进行拟合， 使其延时与关键路径的延时分别对应相等。在负载运作过程中依负载工作任务控制信息，选 择对应的逻辑门延时单元个数，这就完成了对逻辑门延时的拟合。
在完成了对互连线延时与逻辑门延时的分别拟合后，就得到总的延时量为互连线延时加 上特定任务对应的逻辑门延时，这个延时量就精确拟合了数字负载实际的关键路径。
根据上述说明，通过将互连线延时与逻辑门延时分开进行拟合，以及根据具体的负载工 作任务选择不同的逻辑门延时单元进行拟合，可以有效地降低AVS中延时链的延时裕度，从 而提升AVS降低功耗的效果，并且符合半导体工艺的发展趋势。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。