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1、(10)申请公布号 CN 102820237 A (43)申请公布日 2012.12.12 C N 1 0 2 8 2 0 2 3 7 A *CN102820237A* (21)申请号 201110156411.6 (22)申请日 2011.06.11 H01L 21/66(2006.01) H01L 21/321(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3# (72)发明人杨涛 赵超 李俊峰 闫江 陈大鹏 (74)专利代理机构北京蓝智辉煌知识产权代理 事务所(普通合伙) 11345 代理人陈红 (54) 发明名称 半导体器件中金属厚度。
2、的量测方法 (57) 摘要 本发明提供了一种半导体器件中金属厚度的 量测方法，包括以下步骤：提供具有预定形状和 尺寸的测试结构；在CMP后，使用X射线反射设备 测量该测试结构中金属的厚度。依照本发明的量 测方法，实现了在对金属层CMP后金属层厚度的 精确监控，因而能直接判断是否存在金属塞的过 研磨问题，进而明确W-Al缓冲CMP是否工艺合格。 另外，本发明的实施例中选择的是对金属塞厚度 的量测，本领域技术人员也可以根据本发明的精 神实质将该监控方法扩展到对于其他半导体器件 组成部分的监控。 (51)Int.Cl. 权利要求书1页 说明书4页 附图2页 (19)中华人民共和国国家知识产权局 (1。
3、2)发明专利申请 权利要求书 1 页 说明书 4 页 附图 2 页 1/1页 2 1.一种半导体器件中金属厚度的量测方法，包括以下步骤： 提供具有预定形状和尺寸的测试结构； 在CMP后，使用X射线反射设备测量该测试结构中金属的厚度。 2.如权利要求1所述的半导体器件中金属厚度的量测方法，其中在测量步骤前包括以 下步骤：对于给定型号的晶圆，在CMP工艺后进行切片分析，确定金属塞金属层厚度的变化 范围，并根据切片结果定义CMP后金属层厚的量测目标及厚度的容差范围。 3.如权利要求1所述的半导体器件中金属厚度的量测方法，其中该测试结构的图形为 带阻挡层的金属塞线结构，其具有预定的图形密度，该图形密度。
4、定义为金属塞线宽度与金 属塞之间宽度的比值。 4.如权利要求1所述的半导体器件中金属厚度的量测方法，其中，该测试结构位于晶 圆内部独立芯片单元的切割线上或者独立芯片单元内部。 5.如权利要求1所述的半导体器件中金属厚度的量测方法，其中，其中，该金属层为带 阻挡层的金属叠层结构。 6.如权利要求5所述的半导体器件中金属厚度的量测方法，其中，其中，其中该叠层结 构为Ti/TiN/W。 7.如权利要求1所述的半导体器件中金属厚度的量测方法，其中，该测试结构为长方 形或者正方形。 8.如权利要求5所述的半导体器件中金属厚度的量测方法，其中，该测试结构的尺寸 为20um20um、30um30um、50u。
5、m50um中的一种。 9.如权利要求3所述的半导体器件中金属厚度的量测方法，其中，其中该测试结构的 密度范围为10-100。 10.如权利要求9所述的半导体器件中金属厚度的量测方法，其中，该测试结构的密度 范围为50。 11.如权利要求1所述的半导体器件中金属厚度的量测方法，其中，所述金属为钨或铜 或其组合物。 12.如权利要求1所述的半导体器件中金属厚度的量测方法，其中，所述CMP为W-Al缓 冲CMP。 权 利 要 求 书CN 102820237 A 1/4页 3 半导体器件中金属厚度的量测方法 技术领域 0001 本发明涉及一种半导体器件中金属厚度的量测方法，更具体地讲，涉及一种第二 代。
6、高k金属栅金属塞化学机械平坦化后的制程监控方法。 背景技术 0002 随着高K/金属栅工程在45纳米技术节点上的成功应用，使其成为亚30纳米以 下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(gate last)路线 的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星， 台积电，英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向gate last工程。 0003 针对Gate last工程，对化学机械平坦化(CMP)工艺的开发被业界认为最具挑战 性。在gate last工程中，第一代技术需要2道CMP工艺，分别是多晶硅开。
7、口抛光氮化物 (poly opening polish nitride CMP)，即POP CMP和金属栅(metal gate)CMP。在第二代 技术中，除上述两道CMP工艺外，增加了W-Al缓冲层(buffer)CMP工艺的要求，示意图见图 1。如图1(a)所示，首先在半导体衬底1上形成隔离区2和源漏区3，之后形成包括侧壁的 栅极结构4，然后形成覆盖栅极结构4的层间绝缘层5，下一步在层间绝缘层5中形成开口， 然后在整个结构上沉积金属6。针对所获得的结构，下一步进行CMP工艺，如图1(b)所示， 进行CMP，直到栅极结构的顶部。目前metal gate是金属Al基的金属材料，包括Al，AlT。
8、i 等。为简称方便，目前称呼此步CMP为W-Al缓冲CMP。该CMP工艺是在metal gate CMP之 后，在源漏区上方刻蚀贯通的接触通孔，而后通过CVD工艺将阻挡层(Ti/TiN)和金属、例如 钨(W)填入通孔内，再通过CMP工艺，移除多余的金属，形成金属塞。该CMP工艺不仅对CMP 技术提出了诸多挑战，也对如何监控此CMP工艺是否在容差范围内也提出了全新要求。 0004 常规金属CMP后一般不监控或是采用光学量测手段量测金属附近绝缘层厚度来 对金属CMP工艺进行监控。无法直接采用光学手段对金属进行量测的原因是由于光源发出 的光线无法穿透金属材料；如果采用光学量测手段，也只能通过间接测量。
9、金属附近绝缘层 厚度的方式来监控金属CMP制程。因此传统光学量测手段在金属CMP后的工艺监控上受到 了极大限制。为此，W-Al缓冲CMP后，急需一种对晶圆无损伤的，可直接对金属塞厚度快速 监控方法来判断CMP过程对金属塞是否有过研磨问题(over polish)，进而明确W-Al缓冲 CMP工艺是否合格。 发明内容 0005 因此，本发明的目的在于提出一种在金属CMP之后对剩余金属的厚度进行量测的 方法，确定该CMP过程是否过度进行，同时，该量测方法对晶圆不会带来损伤。 0006 本发明提供了一种半导体器件中金属厚度的量测方法，包括以下步骤：提供具有 预定形状和尺寸的测试结构；在CMP后，使用。
10、X射线反射设备测量该测试结构中金属的厚 度。 说 明 书CN 102820237 A 2/4页 4 0007 其中，在测量步骤前包括以下步骤：对于给定型号的晶圆，在CMP工艺后进行切片 分析，确定金属塞金属层厚度的变化范围，并根据切片结果定义CMP后金属层厚的量测目 标及厚度的容差范围。 0008 其中，该测试结构的图形为带阻挡层的金属塞线结构，其具有预定的图形密度，该 图形密度定义为W塞线宽度与W塞之间宽度的比值。 0009 其中，该测试结构位于晶圆内部独立芯片单元的切割线上或者独立芯片单元内 部。 0010 其中，该金属层为带阻挡层的金属叠层结构。 0011 其中，该叠层结构为Ti/TiN。
11、/W。 0012 其中，该测试结构为长方形或者正方形。 0013 其中，该测试结构的尺寸为20um20um、30um30um、50um50um中的一种。 0014 其中，其中该测试结构的密度范围为10-100。 0015 其中，该测试结构的密度范围为50。 0016 其中，所述金属为钨或铜或其组合物。 0017 其中，所述CMP为W-Al缓冲CMP。 0018 依照本发明的量测方法，实现了在金属进行CMP后金属层厚度的精确监控，因而 能直接判断是否存在金属塞的过研磨问题，进而明确W-Al缓冲CMP是否工艺合格。另外， 本发明的实施例中选择的是对金属塞厚度的量测，本领域技术人员也可以根据本发明的。
12、精 神实质将该监控方法扩展到对于其他半导体器件组成部分的监控。 0019 本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内 得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。 附图说明 0020 以下参照附图来详细说明本发明的技术方案，其中： 0021 图1显示了目前通用的W-Al缓冲CMP工艺示意图； 0022 图2显示了本发明的XRR测量技术示意图； 0023 图3显示了本发明一个实施例中的测试图形的形状和尺寸示意图；以及 0024 图4显示了本发明一个实施例中的测试图形的结构示意图。 具体实施方式 0025 以下参照附图并结合示意性的实施。
13、例来详细说明本发明技术方案的特征及其技 术效果，公开了提出采用XRR量测技术对W-Al缓冲CMP工艺后进行监控，并给出相应的测 试结构。需要指出的是，类似的附图标记表示类似的结构。 0026 本发明提出了基于X射线反射技术(X-ray reflectivity，简称XRR)的量测方法 来解决上述技术问题。该技术在集成电路工业界的应用刚处于起步阶段，是一种很有发展 潜力的工艺监控手段。其基本原理是根据菲涅尔原理，将X射线以一定角度达到样品表面， X-ray在介质表面发生反射和折射，折射的X射线在穿过介质层到达和另一介质界面时又 发生反射，其反射出来的X射线回到原介质表面发生折射后从表面出来，探测。
14、器通过测量 这两束X射线相位差来计算相关厚度和密度。从薄膜中反射出的X射线携带了薄膜信息， 说 明 书CN 102820237 A 3/4页 5 该技术可以有效测量复杂多层薄膜的厚度和密度。其突出的X射线强穿透性特点不仅使得 量测过程不受金属和非金属材料的限制，而且克服了光学量测叠层薄膜建模繁琐，结果不 稳定等的技术瓶颈。对于XRR技术来说，叠层越多越有利于叠层薄膜结构中不同薄膜厚度 及密度的建模和测量。本发明中提到的叠层结构为优选可以为Ti/TiN/W；同时该方法具有 量测速度快，结果准确的优点。 0027 图2所示是本发明的一个实施例中的XRR测量技术示意图，从X射线源200发出 的X射线。
15、经晶圆100反射到X射线探测器300。 0028 本实施例中所进行的CMP工艺为W-Al缓冲CMP，但在其他类型的CMP工艺中，也同 样能使用本发明中的金属层厚度监控方法。W-Al缓冲CMP后的工艺监控目的：通过XRR手 段，量测测试结构金属塞层的厚度，以此判断CMP过程产生的金属塞凹陷(dishing)或金属 线间腐蚀(erosion)缺陷是否在合理范围内，达到对W-Al缓冲CMP工艺进行有效监控的目 的。本实施例的监控方法包括以下步骤： 0029 1.选择测试结构，所选结构具有预定形状和尺寸，例如测试结构形状和尺寸按 如下方式选择：形状可举证正方形或长方形结构，尺寸aXb包括但不限于20u。
16、mX20um； 30umX30um；50umX50um等，参见图3所示的测试结构的附图，其尺寸为aXb，黑色条状所指代 的附图标记6表示金属塞线。 0030 所选测试结构优选具有一定的图形及密度：在本实施例中图形为带阻挡层的金属 塞线结构，在其他实施例中图形还可以为焊垫、源极、漏极、栅极等。此图形结构是从金属塞 线槽刻蚀开始，与下面工艺同步被制造出来的，其结构放大图见图4，其中测试图形为顶视 图，图4右侧的放大图为对左侧虚线圆圈部分的正视图，其中金属塞线6的宽度为c，金属塞 线6之间的宽度为d，金属塞线6的厚度为e；图形密度定义为金属塞线宽度/金属塞线之 间宽度，即c/d，密度范围10-100。
17、，实例可举证50；对于50的图形密度，c的具体尺 寸以实际产品的金属塞线宽度(CD)为准。 0031 所选测试结构优选在如下位置：晶圆内部独立芯片单元的切割线上或是独立芯片 单元内部。通常是以校准点为参考起点，在切割线的一边排列这些测试图形；在芯片单元内 部要根据实际版图来画，画在非器件区或假图形区。 0032 2.对于给定型号的晶圆，在CMP工艺后进行切片分析，确定金属塞线金属层6的厚 度e的变化范围，并根据切片结果定义CMP后金属层厚的量测目标及厚度的容差范围。采用 SEM或TEM手段，通过DOE(design of experimental)实验，对某一产品型号的晶圆在W-Al 缓冲CM。
18、P工艺后进行切片分析，确定金属塞金属层厚度e的变化范围，参见图4；根据实际 切片结果合理定义W-Al缓冲CMP后金属层厚度的量测目标，以及厚度的容差范围(SPEC)； 本领域技术人员应当注意到：DOE实验目的就是找到W-Al缓冲CMP工艺后金属层厚度可接 受的变化范围； 0033 3.在CMP后，使用X射线反射设备测量该测试结构中金属的厚度。在W-Al缓冲 CMP后，使用XRR设备测量测试结构中金属塞线6的厚度e，如果厚度值在容差范围内(容 差范围已由第2步确定)，可认为W-Al缓冲CMP工艺合格；如过金属厚度不在容差范围内， 可认为W-Al缓冲CMP工艺不合格，需要对该工艺进行调整。在实践中。
19、，例如65纳米工艺， 金属层的厚度典型地可以为100030埃的范围内。 0034 依照本发明的量测方法，实现了在金属进行CMP后金属层厚度的精确监控，因而 说 明 书CN 102820237 A 4/4页 6 能直接判断是否存在金属塞的过研磨问题，进而明确W-Al缓冲CMP是否工艺合格。另外， 本发明的实施例中选择的是对金属塞厚度的量测，本领域技术人员也可以根据本发明的精 神实质将该监控方法扩展到对于其他半导体器件组成部分的监控。 0035 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可 做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构 及其制造方法将包括落入本发明范围内的所有实施例。 说 明 书CN 102820237 A 1/2页 7 图1(a) 图1(b) 图2 说 明 书 附 图CN 102820237 A 2/2页 8 图3 图4 说 明 书 附 图CN 102820237 A 。