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1、(10)申请公布号 CN 102842617 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 2 6 1 7 A *CN102842617A* (21)申请号 201110170497.8 (22)申请日 2011.06.23 H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 21/336(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人朱慧珑 许淼 梁擎擎 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人王波波 (54) 发明名称 MO。
2、SFET及其制造方法 (57) 摘要 本申请公开了一种MOSFET及其制造方法，其 中所述MOSFET包括，SOI晶片，所述SOI晶片包 括半导体衬底、绝缘埋层和半导体层，所述绝缘埋 层位于所述半导体衬底上，所述半导体层位于所 述绝缘埋层上；栅叠层，所述栅叠层位于半导体 层上；源区和漏区，所述源区和漏区嵌于所述半 导体层中且位于所述栅堆叠两侧；沟道区，嵌于 所述半导体层中且夹在所述源区和漏区之间；其 中，所述MOSFET还包括背栅和补偿注入区，所述 背栅嵌于所述半导体衬底中，所述补偿注入区位 于所述沟道区下方且嵌于所述背栅中，所述背栅 的掺杂类型与所述补偿注入区的掺杂类型相反。 该MOSFET。
3、可以通过改变背栅中的掺杂类型和/或 掺杂分布而实现对阈值电压的调节。 (51)Int.Cl. 权利要求书2页 说明书6页 附图4页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 4 页 1/2页 2 1.一种MOSFET，包括， SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所 述半导体衬底上，所述半导体层位于所述绝缘埋层上； 栅叠层，所述栅叠层位于半导体层上； 源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧； 沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间； 其中，所述MOSFET还。
4、包括：背栅和补偿注入区，所述背栅嵌于所述半导体衬底中，所述 补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的掺杂类型与所述补偿注入 区的掺杂类型相反。 2.根据权利要求1所述的MOSFET，其中位于所述沟道区下方的所述背栅的掺杂浓度朝 着所述沟道区的中心逐渐减小或逐渐增大。 3.根据权利要求1所述的MOSFET，其中所述背栅的掺杂类型与MOSFET的导电类型相 同或相反。 4.根据权利要求1所述的MOSFET，其中所述背栅邻接于所述绝缘埋层。 5.根据权利要求1所述的MOSFET，其中所述补偿注入区的掺杂浓度朝着所述沟道区的 中心逐渐增大。 6.根据权利要求1所述的MOSFET，其中所。
5、述补偿注入区的深度深于所述背栅。 7.根据权利要求1所述的MOSFET，其中在以隔离区隔离各MOSFET时，所述隔离区的深 度深于所述背栅。 8.根据权利要求1所述的MOSFET，其中位于所述沟道区下方以外的所述背栅中的掺杂 浓度为1x10 17 /cm 3 至1x10 21 /cm 3 。 9.根据权利要求8所述的MOSFET，其中位于所述沟道区下方的所述背栅中的掺杂浓度 为1x10 15 /cm 3 至1x10 18 /cm 3 。 10.根据权利要求1所述的MOSFET，其中位于所述沟道区下方的所述补偿注入区中的 掺杂浓度为1x10 17 /cm 3 至1x10 21 /cm 3 。 1。
6、1.根据权利要求1所述的MOSFET，其中所述背栅和所述补偿注入区中的掺杂元素分 别为硼、铟、磷、砷、锑中的一种或其组合。 12.一种制造MOSFET的方法，包括 提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位 于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 在所述半导体层上形成假栅； 执行第一离子注入，以形成背栅，所述背栅嵌于所述半导体衬底中； 执行第二离子注入，在所述半导体层中形成源区和漏区； 去除所述假栅以形成栅极开口； 经所述栅极开口，执行第三离子注入，以形成补偿注入区，所述补偿注入区嵌于所述背 栅中，在第一次离子注入与第三次离子注入中使用的掺杂。
7、剂的掺杂类型相反； 在所述栅极开口中形成栅叠层。 13.根据权利要求12所述的方法，其中，所述第一离子注入的注入剂量为1x10 13 /cm 2 至 1x10 18 /cm 2 。 权 利 要 求 书CN 102842617 A 2/2页 3 14.根据权利要求12所述的方法，其中，在所述第一离子注入中，按照与SOI晶片的主 表面垂直的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度小于所述 半导体衬底中的其他部分的掺杂浓度。 15.根据权利要求12所述的方法，其中，在所述第一离子注入中，按照与SOI晶片的主 表面倾斜的方向注入离子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度大。
8、于所述 半导体衬底中的其他部分的掺杂浓度。 16.根据权利要求12所述的方法，其中，在所述第一离子注入中采用的掺杂剂的掺杂 类型与MOSFET的导电类型相同或相反。 17.根据权利要求12所述的方法，其中，通过在所述栅极开口的内壁上形成侧墙以减 小所述栅极开口的宽度，经宽度减小的所述栅极开口执行所述第三离子注入。 18.根据权利要求12所述的方法，其中，所述第三离子注入的注入剂量为1x10 13 /cm 2 至 1x10 18 /cm 2 。 19.根据权利要求12所述的方法，其中，还包括形成隔离区的步骤，所述隔离区的深度 深于所述背栅。 20.根据权利要求12所述的方法，其中，所述第一次离子。
9、注入与所述第三次离子注入 中使用的掺杂剂分别为硼、铟、磷、砷、锑中的一种或其组合。 权 利 要 求 书CN 102842617 A 1/6页 4 MOSFET 及其制造方法 技术领域 0001 本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及 其制造方法。 背景技术 0002 集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET) 的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺 寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实 际上由栅极电压控制的耗尽层电荷的比例减。
10、少，从而阈值电压随沟道长度减小而下降。 0003 在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可 能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型 MOSFET的应用中。 0004 沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来 提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂 的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降 低，引起器件电阻增大。 0005 Yan等人在Scaling the Si MOSFET：From bulk to SOI 。
11、to bulk，IEEE Trans.Elect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI MOSFET中，通过在绝缘埋 层的下方设置接地面(即接地的背栅)抑制短沟道效应。 0006 然而，上述具有接地的背栅的SOI MOSFET仍然不能够满足器件在不断减小的沟道 长度的情形下对阈值电压的要求。 0007 因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈 值电压，而且不会劣化器件的性能。 发明内容 0008 本发明的目的是提供一种利用背栅调节阈值电压的MOSFET。 0009 根据本发明的一方面，提供一种MOSFET，包括： 0010 SOI晶。
12、片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位 于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 0011 栅叠层，所述栅叠层位于半导体层上，所述栅叠层包括栅介质层和栅极导体，所述 栅极导体位于所述栅介质层上； 0012 源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧； 0013 沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间； 0014 其中，所述MOSFET还包括背栅和补偿注入区，所述背栅嵌于所述半导体衬底中， 所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的掺杂类型与所述补偿 注入区的掺杂类型相反。 说 明 书CN 102842。
13、617 A 2/6页 5 0015 根据本发明的另一方面，提供一种制造MOSFET的方法，包括： 0016 a)提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘 埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 0017 b)在所述半导体层上形成假栅； 0018 c)执行第一离子注入，以形成背栅，所述背栅嵌于所述半导体衬底中且邻接于所 述绝缘埋层； 0019 d)执行第二离子注入，在所述半导体层中形成源区和漏区； 0020 e)去除所述假栅以形成栅极开口； 0021 f)穿过所述栅极开口，执行第三离子注入，以形成补偿注入区，所述补偿注入区嵌 于所述背栅中； 。
14、0022 g)在所述栅极开口中形成栅叠层； 0023 其中，在第一次离子注入与第三次离子注入中使用的掺杂剂的掺杂类型相反。 0024 在本发明的MOSFET中，在半导体衬底中形成了背栅和补偿注入区。在向背栅和补 偿注入区施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上。通过形成所述补 偿注入区，且使所述补偿注入区的掺杂类型与所述背栅的掺杂类型相反，利于利用所述补 偿注入区调节所述背栅的掺杂情况(如使所述背栅中与所述补偿注入区的重合部分的掺 杂浓度降低)，利于灵活调节器件的阈值电压。 0025 按照本发明提供的方法，在形成栅极开口后，通过在所述栅极开口中进一步形成 至少覆盖所述栅极开口的侧。
15、壁的所述侧墙以减小所述栅极开口的宽度，再经由宽度减小的 所述栅极开口进行与第一离子注入中使用的掺杂剂掺杂类型相反的第三次离子注入，以形 成补偿注入区，利于利用所述补偿注入区调节所述背栅的掺杂情况(如，在所述侧墙覆盖 所述栅极开口的侧壁而暴露所述栅极开口的底壁时，形成的补偿注入区使所述背栅中与宽 度减小的所述栅极开口自对准的部分的掺杂浓度降低；而在所述侧墙覆盖所述栅极开口 的侧壁和底壁时，所述背栅中与宽度减小的所述栅极开口自对准的部分的掺杂情况可以不 变，也可以由于形成补偿注入区，而使所述背栅中与宽度减小的所述栅极开口自对准的部 分的掺杂浓度降低，只是降低的程度与暴露底壁时相比较轻)，利于灵活调。
16、节器件的阈值电 压。 附图说明 0026 图1至9示意性地示出了根据本发明的制造MOSFET的方法的各个阶段的截面图。 具体实施方式 0027 以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各 个部分没有按比例绘制。 0028 在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工 艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按 照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以 由本领域的技术人员公知的材料构成。 0029 在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形。
17、成的半 说 明 书CN 102842617 A 3/6页 6 导体衬底和在半导体衬底上已经形成的所有层或区域。 0030 根据本发明的优选实施例，执行图1至9所示的制造MOSFET的以下步骤。 0031 参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导 体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、 15nm，并且，绝缘埋层12的厚度例如约为5nm-30nm，如10nm、15nm、20nm或25nm。其中所述 绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。 0032 半导体衬底11可被用于提供MOSFET。
18、的背栅。半导体衬底11材料可为体硅、或 SiGe、Ge等IV族半导体材料、或III族-V族化合物半导体(如，砷化镓)材料。半导体层 13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓) 的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。半导体层13将用于提 供MOSFET的源区和漏区以及沟道区。 0033 形成SOI晶片的工艺是已知的。例如，可以使用SmartCut TM (称为“智能剥离”或 “智能切割” )方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼 此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的。
19、一定深度的硅本 体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而 有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片 来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的绝缘埋层的厚度。通过 控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。 0034 然后，执行图案化操作，以在半导体层13中形成沟槽，并在其中填充绝缘材料，从 而形成隔离区(STI)14，以限定MOSFET的有源区，如图2所示。 0035 该图案化操作可以包括以下步骤：通过包含曝光和显影的光刻工艺，在半导体层 13上形成含有图案的光抗蚀剂掩模；通过。
20、干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子 蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除半导体层13的暴露部分， 该蚀刻步骤停止在绝缘埋层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。 0036 然后，在半导体层13上形成假栅叠层，如图3所示。该假栅叠层可包括厚度约为 1nm-4nm的栅介质层15和厚度约为30nm-100nm的假栅16(在替代的实施例中，也可以不包 括栅介质层15)。用于形成假栅叠层的沉积工艺和图案化工艺是已知的，其中，假栅16通常 图案化为条状。 0037 栅介质层15可以由氧化物、氧氮化物、高K材料(如HfO 2 、HfSiO、HfSiON、HfTa。
21、O、 HfTiO、HfZrO、Al 2 O 3 、La 2 O 3 、ZrO 2 或LaAlO中的一种或其组合)或其组合组成。假栅16可以 由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成(在其他实施例中，也 可以包括氧化硅、氮氧化硅或氮化硅等绝缘材料)。 0038 沟道区包括半导体层13的位于假栅叠层下方的一部分(未示出)，优选为不掺杂， 或者是自掺杂的，或者在先前独立的离子注入步骤中进行掺杂。 0039 然后，向半导体衬底11中进行第一离子注入，如图4所示。由于栅介质层15、半导 体层13和绝缘埋层12的总厚度仅为约10nm-50nm，因此，注入的离子可以容易地穿过这些 层而进。
22、入半导体衬底11中。可以通过调节离子注入的能量和剂量，以控制注入的深度，使 得注入离子主要分布在半导体衬底11中。 0040 获得的离子注入区可以分布在半导体衬底11的上部，以与绝缘埋层12相接，也可 说 明 书CN 102842617 A 4/6页 7 以与上层的绝缘埋层12相距一定距离，而不直接邻接(未示出)。 0041 由于假栅16的阻挡，使得注入离子的分布受到离子注入的角度的影响。如果在所 述第一离子注入中，按照与SOI晶片的主表面垂直的方向注入离子，可使得在所述假栅16 下方的所述半导体衬底11中的掺杂浓度小于所述半导体衬底11中的其他部分的掺杂浓 度(参见图4)。如果在所述第一离子。
23、注入中，按照与SOI晶片的主表面倾斜的方向注入离 子，使得在所述假栅下方的所述半导体衬底中的掺杂浓度大于所述半导体衬底中的其他部 分的掺杂浓度(未示出)。 0042 在离子注入步骤中注入的掺杂剂类型取决于MOSFET的类型以及阈值电压的目标 值。如果希望降低器件的阈值电压，对于P型MOSFET，可以采用P型掺杂剂，例如硼(B或 BF 2 )、铟(In)或其组合；对于N型MOSFET，可以则采用N型掺杂剂，例如砷(As)、磷(P)或 其组合。如果希望提高器件的阈值电压，则对于P型MOSFET，可以采用N型掺杂剂，例如砷 (As)、磷(P)或其组合；对于N型MOSFET，可以采用P型掺杂剂，例如硼。
24、(B或BF 2 )、铟(In) 或其组合。 0043 掺杂剂的注入剂量可以根据工艺现状和产品要求来选择，例如可以为1x10 13 /cm 2 至 1x10 18 /cm 2 。此时，位于所述沟道区下方以外的所述背栅中的掺杂浓度为1x10 17 /cm 3 至 1x10 21 /cm 3 。位于所述沟道区下方的所述背栅中的掺杂浓度为1x10 15 /cm 3 至1x10 18 /cm 3 。 0044 接着，进行短时间的离子注入退火(即“尖峰”退火)，例如激光、电子束或红外辐 照等，以修复晶格损伤并激活注入的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散， 形成向假栅16下方的横向延伸的掺杂分布。
25、。 0045 由于掺杂剂的横向扩散，背栅17在沟道下方的掺杂浓度朝着沟道的中心逐渐减 小，并且在沟道的中心未减小到零，而是达到一个大于零的最小值(参见图5，其中示出了 背栅17中的掺杂分布曲线)。 0046 然后，可以进行标准的CMOS工艺，包括进行第二离子注入，在半导体层13中形成 源区和漏区(未示出)，再在假栅16两侧形成侧墙18，在半导体结构上形成层间介质层19， 并通过化学机械平坦化(CMP)去除一部分层间介质层19，该平坦化处理停止在假栅16的顶 部并获得了半导体结构的平整表面(如图6所示)。 0047 然后，以层间介质层19和栅介质层15作为掩模，采用湿法蚀刻或干法蚀刻，选择 性地。
26、去除假栅16，并暴露出位于假栅16下方的栅介质层15(在替代的实施例中，也可以一 并去除栅介质层15，保留所述栅介质层15，利于在后续的离子注入过程中，利用所述栅介 质层15作为离子注入的阻挡层，以减少离子注入操作对半导体衬底11表面的损伤；在没有 栅介质层15时，则暴露半导体衬底11)，从而形成了宽度表示为L的栅极开口。 0048 接着，在半导体结构的整个表面上形成辅助掩模层，所述辅助掩模层可为非晶硅 层，非晶硅层的厚度d可为5nm-15nm，形成温度可为300-400。对于长栅长(相对而 言；栅长L2d)的器件，该非晶硅层覆盖栅极开口的侧壁和底部。接着，可以在不采用其 他掩模的情况下，对非。
27、晶硅层进行各向异性蚀刻(例如RIE)，即，不仅可以去除非晶硅层位 于栅极开口外部的部分，也可以去除非晶硅层位于栅极开口的底部上的部分。非晶硅层位 于栅极开口内壁上的剩余部分形成了侧墙20，该侧墙20减小了栅极开口的宽度，减小后的 栅极开口的宽度l大致满足lL-2d的关系。 0049 接着，以宽度减小的栅极开口作为窗口，执行第三离子注入，在半导体衬底11中 说 明 书CN 102842617 A 5/6页 8 形成补偿注入区21(reverse implanted region)，如图7所示。通过控制离子注入的功率 和剂量，可以使得第三次离子注入的深度与第一次离子注入大致相同。第三离子注入采用 。
28、的掺杂剂的掺杂类型与图4所示的背栅注入步骤中采用的掺杂剂的掺杂类型相反。补偿 注入区21位于沟道下方，并嵌于背栅17中。本实施例中，所述第三离子注入的注入剂量为 1x10 13 /cm 2 至1x10 18 /cm 2 。 0050 在形成补偿注入区21后，两次离子注入操作提供的相反掺杂类型的掺杂剂相互 影响，使得先前形成的位于沟道区下方的背栅中的有效掺杂浓度显著减小(以减小阈值电 压为目的时)，换言之，在所述补偿注入区21所占据的区域内，对于N型器件，此区域仍表 现为P型掺杂；对于P型器件，此区域仍表现为N型掺杂，只是此区域内的掺杂浓度低于沟 道区下方的背栅中的掺杂浓度；甚至，出于器件设计的。
29、需要(如为增加阈值电压)，在所述 补偿注入区21所占据的区域可以形成反型状态，如，在此区域内，对于N型器件，此区域表 现为N型掺杂；对于P型器件，此区域表现为P型掺杂。由此，利用所述补偿注入区调节沟 道区下方的背栅中的掺杂情况，利于灵活调节器件的阈值电压。在本实施例中，补偿注入区 21的掺杂类型与背栅的掺杂类型相反。 0051 此外，对于短栅长(相对而言；栅长L2d)的器件，若在形成背栅后，再形成所述 辅助掩模层以覆盖所述栅极开口的侧壁和底壁后，由于所述辅助掩模层的厚度为d，所述辅 助掩模层将填满所述栅极开口，进而，无法通过去除覆盖所述栅极开口的底壁的所述辅助 掩模层以形成宽度减小的栅极开口，。
30、进而既可能因为所述辅助掩模层的阻挡而无法沟道区 下方的背栅中的掺杂浓度获得补偿；也可能是仍可以在沟道区下方的背栅中形成次补偿注 入区，而只是所述次补偿注入区的掺杂浓度小于所述补偿注入区21的掺杂浓度。利于保持 器件的阈值电压不被降至不期望的低值。 0052 此外，在替代的实施例中，所述补偿注入区的深度也可深于所述背栅，利于使为形 成所述补偿注入区而引入的注入离子尽量少地残留在沟道区中，利于减少器件性能恶化的 可能性。 0053 接着，进行短时间的退火，例如激光、电子束或红外辐照等，以修复晶格损伤并激 活补偿注入区21的掺杂剂。离子注入退火使得注入的掺杂剂再一次扩散。然而，由于补偿 注入区21的。
31、掺杂剂导电类型相反，补偿注入区21在背栅中的界面处掺杂剂的浓度急剧变 化，形成陡变的掺杂分布曲线(参见图7中所示的背栅的掺杂分布曲线)。 0054 在补偿注入区21上方的半导体层13中形成了短沟道(未示出)，与常规的长沟道 相比，该短沟道接收的掺杂剂的剂量减少。 0055 在对背栅17施加偏置电压时，背栅区17和补偿注入区21将提供不同的偏置电 场，进一步控制MOSFET的电学特性，以补偿MOSFET中的短沟道效应。 0056 然后，可以采用湿法蚀刻，选择性地去除侧墙20。接着，在半导体结构的整个表面 上沉积替代栅材料(例如，可以是上述用于形成假栅16的金属材料)，替代栅材料的厚度应 当足以填。
32、充栅极开口。 0057 接着，对替代栅材料进行CMP，以获得平整的结构表面(本文件内，术语“平整”、 “平坦”或“平齐”等意指平面内任意两点间的高度差在工艺误差允许的范围内)。在该CMP 中，先前形成的层间介质层19作为停止层，从而可完全去除替代栅材料位于栅极开口外的 部分。替代栅材料在栅极开口内的剩余部分形成替代栅22，如图8所示。 说 明 书CN 102842617 A 6/6页 9 0058 优选地，在上述步骤中，如果需要，可以在去除侧墙20之后进一步去除栅介质 层15，并随后在栅极开口底部和内壁上形成新的高K介质层(例如HfO 2 、HfSiO、HfSiON、 HfTaO、HfTiO、。
33、HfZrO、Al 2 O 3 、La 2 O 3 、ZrO 2 、LaAlO中的一种或其组合)。高K电介质层的厚度 可以为1nm-3nm。 0059 进一步优选地，在新的高K介质层之后，在栅极开口首先形成阈值调节层(例如 TiN、TaN、TiAlN、TaAlN)，然后填充替代栅材料。 0060 然后，穿过层间介质层19形成到达源区和漏区的通孔23，穿过层间介质层19、隔 离区14和绝缘埋层12形成到达背栅17的通孔24，如图8所示。需强调的是，在以隔离区 隔离各MOSFET时，所述隔离区的深度优选地深于所述背栅。 0061 然后，在通孔23和24中填充金属材料，以形成与源区和漏区电连接的导电通。
34、道25 和与背栅17电连接的导电通道26，如图9所示。 0062 本发明还提供了一种MOSFET，包括， 0063 SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位 于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 0064 栅叠层，所述栅叠层位于半导体层上； 0065 源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧； 0066 沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间； 0067 其中，所述MOSFET还包括背栅和补偿注入区，所述背栅嵌于所述半导体衬底中， 所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的掺杂类型与所述补。
35、偿 注入区的掺杂类型相反。 0068 其中，位于所述沟道区下方的所述背栅的掺杂浓度朝着所述沟道区的中心逐渐减 小或逐渐增大；可选地，所述背栅的掺杂类型与MOSFET的导电类型可相同或不同；可选地， 所述背栅可邻接于所述绝缘埋层；可选地，所述补偿注入区的掺杂浓度朝着所述沟道区的 中心逐渐增大；可选地，所述补偿注入区的深度可深于所述背栅；可选地，在以隔离区隔离 各MOSFET时，所述隔离区的深度可深于所述背栅；可选地，位于所述沟道区下方以外的所 述背栅中的掺杂浓度为1x10 17 /cm 3 至1x10 21 /cm 3 ；可选地，位于所述沟道区下方的所述背栅 中的掺杂浓度为1x10 15 /cm。
36、 3 至1x10 18 /cm 3 ；可选地，位于所述沟道区下方的所述补偿注入区 中的掺杂浓度为1x10 17 /cm 3 至1x10 21 /cm 3 ；可选地，所述背栅和所述补偿注入区中的掺杂元 素分别为硼、铟、磷、砷、锑中的一种或其组合。 0069 其中，对MOSFET各实施例中各部分的结构组成、材料及形成方法等均可与前述形 成MOSFET的方法实施例中描述的相同，不再赘述。 0070 以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本 发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发 明的保护范围之内。 说 明 书CN 102842617 A 1/4页 10 图1 图2 图3 说 明 书 附 图CN 102842617 A 10 2/4页 11 图4 图5 说 明 书 附 图CN 102842617 A 11 3/4页 12 图6 图7 说 明 书 附 图CN 102842617 A 12 4/4页 13 图8 图9 说 明 书 附 图CN 102842617 A 13 。