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1、(10)申请公布号 CN 102832939 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 2 9 3 9 A *CN102832939A* (21)申请号 201210343472.8 (22)申请日 2012.09.17 H03M 1/12(2006.01) (71)申请人电子科技大学 地址 611731 四川省成都市高新区（西区）西 源大道2006号 (72)发明人罗萍 龚剑 胡烽 龚靖 甄少伟 贺雅娟 (74)专利代理机构成都天嘉专利事务所(普通 合伙) 51211 代理人冉鹏程 (54) 发明名称 一种ADC转换器 (57) 摘要 本发明公开了一种ADC转。
2、换器，涉及并行模 数转换器技术领域，包括电阻分压网络、时域比较 器、气泡消除电路与编码器，所述时域比较器的 VN输入端与外部的采样电压V Sample 相连，时域比 较器的VP输入端与参考电压V REF 相连；时域比较 器的V bias 输入端与外部基准电压输入信号V BIAS 相 连；时域比较器的En_Cal输入端与校准使能En_ Cal相连；时域比较器的comp_out输出端与所述 气泡消除电路与编码器的输入端相连。本发明采 用数字调节技术消除了时域比较器的直流失调电 压，从而改进了直流失调电压对FLASHADC精度的 影响，也进一步弥补了传统直流失调调节技术的 不足。 (51)Int.C。
3、l. 权利要求书2页 说明书5页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 5 页 附图 3 页 1/2页 2 1.一种ADC转换器，包括电阻分压网络、时域比较器、气泡消除电路与编码器，其特征 在于：所述时域比较器的VN输入端与采样电压V Sample 相连，时域比较器的VP输入端与参考 电压V REF 相连；时域比较器的V bias 输入端与外部基准电压输入信号V BIAS 相连；时域比较器 的En_Cal输入端与校准使能En_Cal相连；时域比较器的comp_out输出端与所述气泡消除 电路与编码器的输入端相连。 2.根据权利要求1所。
4、述的一种ADC转换器，其特征在于：所述的时域比较器由19个 PMOS管、4个NMOS管、2个与门、1个或非门、2个锁存编码器、2个多路复用器和14个延迟单 元组成；时域比较器对采样电压V Sample 、参考电压V REF 和采样信号Strobe、校准使能EN_Cal 进行处理，产生1个输出信号，从comp_out输出端输出。 3.根据权利要求2所述的一种ADC转换器，其特征在于：所述19个PMOS管分别是MP1、 MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13、MP14、MP15、MP16、MP17、 MP18和MP19；所述4个NMO。
5、S管分别是MN1、MN2、MN3和MN4；2个与门分别是与门AND1、与 门AND2；2个锁存编码器分别是锁存编码器DC1和锁存编码器DC2；2个多路复用器分别是 多路复用器MUX1和多路复用器MUX2；14个延迟单元分别是DP1、DP2、DP3、DP4、DP5、DP6、 DP7、DN1、DN2、DN3、DN4、DN5、DN6和DN7。 4.根据权利要求3所述的一种ADC转换器，其特征在于：所述PMOS管MB源极和电源电 压VDD相连，PMOS管栅极与外部偏置电压信号V BIAS 相连，PMOS管MB的漏极与PMOS管MP1、 MP2的源极共点；所述PMOS管MP1、MP2栅极通过开关S1相连。
6、，PMOS管MP1栅极与外部模 拟输入电压V REF 相连，PMOS管MP2栅极通过开关S2与外部模拟输入电压VN相连；PMOS管 MP1的漏极与NMOS管MN1的漏极、MN1的栅极、MN4的栅极共点，PMOS管MP2的漏极与NMOS 管MN2的漏极、MN2的栅极、MN3的栅极共点；NMOS管MN1、MN2、MN3和MN4的源极共点并与 电源地VSS相连；MN3的漏极与MP3的漏极以及MP3、MP4、MP5、MP6、MP7、MP8、MP9和MP10 的栅极共点；MN4的漏极与MP11的漏极以及MP11、MP12、MP13、MP14、MP15、MP16、MP17和 MP18的栅极共点。 5.根据。
7、权利要求4所述的一种ADC转换器，其特征在于：所述PMOS管MP4、MP5、MP6、 MP7、MP8、MP9和MP10的漏极分别与延迟单元DP1、DP2、DP3、DP4、DP5、DP6和DP7的电源 端相连，PMOS管MP12、MP13、MP14、MP15、MP16、MP17和MP18的漏极分别与延迟单元DN1、 DN2、DN3、DN4、DN5、DN6和DN7的电源端相连；延迟单元DP1、DP2、DP3、DP4、DP5、DP6和DP7 首位相连构成延迟链，DP1的输入端与外部数字输入信号Strobe相连，产生编码输出信号 DP7:1并与锁存编码器DC1数据输入端相连；延迟单元DN1、DN2、D。
8、N3、DN4、DN5、DN6和DN7 首位相连构成延迟链，DN1的输入端与采样信号Strobe相连，产生编码输出信号DN7:1并 与锁存编码器DC2数据输入端相连；延迟单元DP1、DP2、DP3、DP4、DP5、DP6和DP7的输出端 与多路复用器MUX1的信号输入端相连，延迟单元DN1、DN2、DN3、DN4、DN5、DN6和DN7的输 出端与多路复用器MUX2的信号输入端相连；锁存编码器DC1的输出信号N12:0与多路复 用器MUX1的选择端相连，锁存编码器DC2的输出信号N22:0与多路复用器MUX2的选择 端相连。 6.根据权利要求5所述的一种ADC转换器，其特征在于：多路复用器MUX。
9、1的输出信号 MUX1_O与D触发器DFF1的数据输入端D相连，多路复用器MUX2的输出信号MUX2_O与D 触发器DFF2的数据输入端D相连；D触发器DFF1、DFF2的Clk输入端与采样信号Strobe 权 利 要 求 书CN 102832939 A 2/2页 3 相连；D触发器DFF1、DFF2的输出信号Q1、Q2分别与校准使能信号EN_Cal通过与门AND1、 AND2产生信号E1、E2，并分别与锁存编码器DC1和锁存编码器DC2的使能控制输入端相连； Q2信号与校准使能信号EN_Cal通过或非门产生比较器的输出结果并通过comp_out输出端 输出。 权 利 要 求 书CN 1028。
10、32939 A 1/5页 4 一种 ADC 转换器 0001 技术领域 0002 本发明涉及并行模数转换器技术领域，确切地说涉及一种采用直流失调电压时域 消除技术比较器的ADC的转换器。 背景技术 0003 模数转换器是混合信号电路系统至关重要的部分，依据采样方式的不同可分为多 种类型。并行ADC(FLASH ADC)具有高速度和电路结构简单的优势，在高速采样混合信号系 统领域有着广泛的应用，如高速扫描接口电路、高性能数字通信系统、测控以及仪器仪表等 诸多领域。 0004 现有FLASH ADC结构包括电阻分压网络， 个比较器（N为ADC位数），气泡消除电路与编码器等组成。高精度采样电路对AD。
11、C的 精度有很高的要求，FLASH ADC的精度是由比较器的精度来决定的。比较器的直流失调电 压对比较器精度有很大的影响。 0005 随着制造工艺的进步，集成电路制造工艺的精度也进一步提高，但制造工艺的不 确定性依然存在，这种不确定性导致在设计上完全相同的器件在制造时存在差异，这种不 匹配就是失配。这种相同器件的适配会产生器件的直流失调，当直流失调到达一定程度时 会严重影响比较器的精度。精度降低会降低ADC的性能，因此在设计ADC时会采用电学技 术消除这种在制造过程中产生的直流失调。 0006 目前直流消除失调电压的主要方法是对直流失调电压采样储存的方法，普遍使用 的技术是自动校零技术。其工作。
12、原理是将差分输入电压为零时比较器的输出结果存储在与 比较器输出串联的电容上或者是将差分输入电压为零时比较器直流失调电压存储在与比 较器输入串联的电容上。 0007 综上所述，传统的直流失调消除技术存在以下缺点： 1、N位FLASH ADC需要个比较器，如果每个比较器采用电容存储方式消除直流 失调电压会导致芯片面积增大。 0008 2、传统直流失调消除技术失调电压消除精度取决于比较器的参数，调节精度没有 本发明采用的数字调节方式精准。 发明内容 0009 本发明所要解决的技术问题是提供一种ADC转换器，它采用数字调节技术消除了 时域比较器的直流失调电压，从而改进了直流失调电压对FLASH ADC。
13、精度的影响，也进一步 弥补了传统直流失调调节技术的不足。 说 明 书CN 102832939 A 2/5页 5 0010 本发明是通过采用下述技术方案实现的： 一种ADC转换器，包括电阻分压网络、时域比较器、气泡消除电路与编码器，其特征在 于：所述时域比较器的VN输入端与外部的采样电压V Sample 相连，时域比较器的VP输入端与 参考电压V REF 相连；时域比较器的V bias 输入端与外部基准电压输入信号V BIAS 相连；时域比 较器的En_Cal输入端与校准使能EN_Cal相连；时域比较器的comp_out输出端与所述气泡 消除电路与编码器的输入端相连。 0011 所述的时域比较器。
14、由19个PMOS管、4个NMOS管、2个与门、1个或非门、2个锁存 编码器、2个多路复用器和14个延迟单元组成；时域比较器对采样电压V Sample 、参考电压V REF 和采样信号Strobe、校准使能信号EN_Cal进行处理，产生1个输出信号，从comp_out输出 端输出。 0012 所述19个PMOS管分别是MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、 MP12、MP13、MP14、MP15、MP16、MP17、MP18和MP19；所述4个NMOS管分别是MN1、MN2、MN3 和MN4；2个与门分别是与门AND1、与门AND2；2个锁存。
15、编码器分别是锁存编码器DC1和锁 存编码器DC2；2个多路复用器分别是多路复用器MUX1和多路复用器MUX2；14个延迟单元 分别是DP1、DP2、DP3、DP4、DP5、DP6、DP7、DN1、DN2、DN3、DN4、DN5、DN6和DN7。 0013 所述PMOS管MB源极和电源电压VDD相连，PMOS管栅极与外部偏置电压信号V BIAS 相连，PMOS管MB的漏极与PMOS管MP1、MP2的源极共点；所述PMOS管MP1、MP2栅极通过 开关S1相连，PMOS管MP1栅极与外部模拟输入电压V REF 相连，PMOS管MP2栅极通过开关 S2与外部模拟输入电压VN相连；PMOS管MP1的漏。
16、极与NMOS管MN1的漏极、MN1的栅极、 MN4的栅极共点，PMOS管MP2的漏极与NMOS管MN2的漏极、MN2的栅极、MN3的栅极共点； NMOS管MN1、MN2、MN3和MN4的源极共点并与电源地VSS相连；MN3的漏极与MP3的漏极以 及MP3、MP4、MP5、MP6、MP7、MP8、MP9和MP10的栅极共点；MN4的漏极与MP11的漏极以及 MP11、MP12、MP13、MP14、MP15、MP16、MP17和MP18的栅极共点。 0014 所述PMOS管MP4、MP5、MP6、MP7、MP8、MP9和MP10的漏极分别与延迟单元DP1、 DP2、DP3、DP4、DP5、DP6和。
17、DP7的电源端相连，PMOS管MP12、MP13、MP14、MP15、MP16、MP17 和MP18的漏极分别与延迟单元DN1、DN2、DN3、DN4、DN5、DN6和DN7的电源端相连；延迟单 元DP1、DP2、DP3、DP4、DP5、DP6和DP7首位相连构成延迟链，DP1的输入端与外部数字输入 信号Strobe相连，产生编码输出信号DP7:1并与锁存编码器DC1数据输入端相连；延迟 单元DN1、DN2、DN3、DN4、DN5、DN6和DN7首位相连构成延迟链，DN1的输入端与采样信号 Strobe相连，产生编码输出信号DN7:1并与锁存编码器DC2数据输入端相连；延迟单元 DP1、DP2。
18、、DP3、DP4、DP5、DP6和DP7的输出端与多路复用器MUX1的信号输入端相连，延迟 单元DN1、DN2、DN3、DN4、DN5、DN6和DN7的输出端与多路复用器MUX2的信号输入端相连； 锁存编码器DC1的输出信号N12:0与多路复用器MUX1的选择端相连，锁存编码器DC2的 输出信号N22:0与多路复用器MUX2的选择端相连。 0015 多路复用器MUX1的输出信号MUX1_O与D触发器DFF1的数据输入端D相连，多 路复用器MUX2的输出信号MUX2_O与D触发器DFF2的数据输入端D相连；D触发器DFF1、 DFF2的Clk输入端与外部数字输入信号Strobe相连；D触发器DF。
19、F1、DFF2的输出信号Q1、 Q2分别与校准使能EN_Cal通过与门AND1、AND2产生信号E1、E2，并分别与锁存编码器DC1 和锁存编码器DC2的使能控制输入端相连；Q2信号与校准使能EN_Cal通过或非门产生比 说 明 书CN 102832939 A 3/5页 6 较器的输出结果并通过comp_out输出端输出。 0016 与现有技术相比，本发明所达到的有益效果如下： 1、本发明中，采用“所述时域比较器的VN输入端与采样电压V Sample 相连，时域比较器 的VP输入端与参考电压V REF 相连；时域比较器的V bias 输入端与外部基准电压输入信号V BIAS 相连；时域比较器的。
20、En_Cal输入端与校准使能EN_Cal相连；时域比较器的comp_out输出 端与所述气泡消除电路与编码器的输入端相连”这样的时域比较器，及时域比较器与电阻 分压网络和气泡消除电路与编码器的连接，开辟了一条全新的直流失调消除技术，提高了 FALSH ADC的转换精度，同时比传统的直流失调消除技术相比节约了电容所占面积。 0017 2、本发明中，所采用的“时域比较器由19个PMOS管、4个NMOS管、2个与门、1个 或非门、2个锁存编码器、2个多路复用器和14个延迟单元组成；采样电压V Sample 、参考电压 V REF 和采样信号Strobe、校准使能EN_Cal进行处理，产生1个输出信号。
21、，从comp_out输出端 输出”这样的结构方式，经过验证（参见说明书附图1和图2），全数字编码可以用成熟的数 字流程完成，使时序更加精准。经过仿真结果表明：在采样时钟clk为2.5MHz时，此FLASH ADC在6位分辨率时，差分输入范围为0.64v时，最小LSB可达10mv。在采样时钟频率降低 时，可以减小LSB，提高ADC的精度。 附图说明 0018 下面将结合说明书附图和具体实施方式对本发明作进一步的详细说明，其中： 图1为一种采用时域消除失调电压的FLASH ADC的整体结构图。 0019 图2为FLASH ADC整体工作时序关系示意图。 0020 图3为时域比较器的结构图。 具体实。
22、施方式 0021 实施例1 众所周知，时域比较器的比较结果是根据两个输出脉冲之间的相位关系决定的，直流 失调电压会影响两个脉冲信号的相位差的大小。因此，我们可以采用数字调节技术对相位 差进行修正，达到消除失调电压的目的。 0022 数字调节技术方式是通过改变延迟单元的数量修正两个脉冲的相位。由于数字调 节技术是修正延迟单元的数量，受限于修正精度，直流失调电压不能完全消除，但可以改进 延迟单元的精度来改善直流失调电压消除精度。 0023 为此，我们提出了以下一种较佳的实施方式，消除直流失调电压，提高ADC转换器 的转换精度： 一种ADC转换器，包括电阻分压网络、时域比较器、气泡消除电路与编码器，。
23、所述时域 比较器的VN输入端与采样电压V Sample 相连，时域比较器的VP输入端与参考电压V REF 相连； 时域比较器的V bias 输入端与外部基准电压输入信号V BIAS 相连；时域比较器的En_Cal输入 端与校准使能En_Cal相连；时域比较器的comp_out输出端与所述气泡消除电路与编码器 的输入端相连。 0024 上述转换器所涉及的DLASH ADC工作方式由控制信号来决定，其工作步骤分为两 个部分：一个步骤是直流失调电压消除阶段，第二个步骤是ADC采样编码。在第一工作阶 说 明 书CN 102832939 A 4/5页 7 段，直流失调电压会在差分电压相位差转换电路、时域。
24、失调电压消除电路作用下以时间延 迟信息的方式储存在延迟单元中。此时FLASH ADC其他部分、时域比较器比较结果输出电 路均不工作。当电路工作在采样转换步骤时，对采样模拟输入电压进行模数转换并以二进 制码的形式输出。此时用以产生时域比较器比较结果的脉冲已经经过相位调节，消除了直 流失调电压对输出结果的影响。 0025 实施例2 以下是本发明的最佳实施方式，结合说明书附图详细说明如下： 图1所示为采用时域消除失调电压技术的FLASH ADC结构图，包括时域比较器阵列、气 泡消除电路与编码器。 0026 图2所示为FLASH ADC整体工作时序关系示意图。在En_Cal等于1时，FLASH ADC。
25、 工作在直流失调电压消除阶段，在En_Cal等于0时，FLASH ADC工作在采样编码阶段。 0027 图3为时域比较器的电路图。下面结合图2整体时序信号示意图做详细说明。 0028 在En_Cal等于1期间，差分输入电压为0，对直流失调电压V offset 采样，同时输入 采样信号Strobe，时域比较器内部的相位调节模块对Strobe脉冲信号进行相位调节。在 En_Cal等于1期间，其comp_out输出端电平保持不变。在En_Cal等于0期间，输入采样电 压V Sample ，同时输入用于产生比较结果的采样信号Strobe，时域比较器产生的比较结果通过 comp_out输出到气泡消除与编。
26、码器电路进行处理。 0029 所述时域比较器中延迟单元延迟时间t与差分输入电压的关系是 t=N*v*Gm*K，N为延迟单元个数，G m 为差分输入电流增益，K为延迟单元增益，其中 K=T/I。由于制造工艺的不确定性存在，这种不确定性导致在设计上完全相同的器件 在制造时存在差异，因此MP1、MP2的栅极之间存在直流失调电压V offset 。直流失调电压存在 使延迟单元DN、DP的延迟时间不同，在输入采样信号Strobe之后，两个延迟链上的脉冲的 相位差代表直流失调电压的大小，即直流失调电压在时域内以延迟链内脉冲相位差的形式 储存下来。 0030 在En_Cal等于1期间，开关S1闭合，开关S0。
27、断开，所述PMOS管MP1、MP2栅极短路， 即差分输入电压为0，MP1、MP2的栅极之间存在直流失调电压V offset ，此时DP7:1、DN7:1 数值为原始值0000000，Q1、Q2值为1，输入采样信号Strobe，延迟单元的存在使DP7:1、 DN7:1数值从0000000到1111111循环变化。DP7:1、DN7:1分别通过锁存编码器 DC1、DC2进行编码，N12:0、N22:0从000到111变化，锁存编码器的输出结果控制多路 复用器MUX1、MUX2分别选择不同相位延迟的脉冲通过输出端MUX1_O、MUX2_O送给DFF1、 DFF2时钟输入端。MUX_O输出的脉冲信号作。
28、为时钟信号对Strobe脉冲采样得到Q1、Q2的 数值。MUX_O输出端输出经过一定相位延迟的脉冲信号，此时Q1、Q2的值为1，E1、E2信号 为1， DP7:1、DN7:1数值增加1，锁存编码器继续编码，输出编码值N12:0、N2:0增 加1，MUX1、MUX2选择一路相位延迟更大的脉冲输出，送给DFF作为时钟信号继续对Strobe 脉冲采样，直到MUX1、MUX2选的输出的脉冲信号相位与Strobe脉冲相同，此时Q1、Q2值为 0 ，E1、E2值变为0 ，锁存编码器停止编码，对编码值进行锁存。DP7:1、DN7:1数值继 续变化，直到变为0000000后停止变化，等待产生输出结果的脉冲到来。
29、。 0031 此时锁存编码器的DC1、DC2的编码值为N1、N2，T=N*V offset *G m *K，其中 T为相位差，符号不定，数值正代表相位超前，数值为负代表相位滞后。N=N1-N2，为 说 明 书CN 102832939 A 5/5页 8 两个锁存编码器编码值之差。T就是直流失调电压时域内相位差的表现形式，其数值 变化代表了直流失调电压的大小。 0032 在En_Cal等于0期间，开关S0闭合，开关S1断开，此时所述时域比较器工作在比 较结果产生阶段。所述PMOS管MP1、MP2的栅极分别与参考电压V REF 、采样电压V Sample 相连， 此时MP1、MP2的栅极之间的电压差。
30、值为V=VP-VN=（V REF -V Sample ）+V offset 。此时输入用于产 生比较结果的采样信号Strobe，此时Tr=T-T，T=N*V*G m *K, D触发器 DFF1、DFF2的根据Tr的正负产生比较器比较结果，也就是根据多路复用器输出MUX1_O， MUX2_O输出脉冲的相位先后关系产生输出结果。Tr是经过消除直流失调电压影响的相 位差，从而达到在时域消除直流失调电压。 0033 结合时序关系，如图3所示，输入电压V Sample V REF ，Tr为正的情况下，说明MUX1_ O输出的脉冲信号相位滞后于MUX2_O输出的脉冲信号相位，此时DFF2的Q1从1变为0，。
31、 Q1信号对D触发器DFF2置位为1，En_Cal为0，comp_out为1。输入电压V Sample V REF ，Tr 为负的情况下，说明MUX2_O输出的脉冲信号相位滞后于MUX1_O输出的脉冲信号相位，此时 DFF2的Q1从1变为0，Q1信号对D触发器DFF2置位为1，En_Cal为0，comp_out为0。上 述为比较器比较结果产生阶段的工作过程，比较结果剔除了直流失调电压对比较结果的影 响，增大了比较器的比较精度。 0034 比较器在失调消除阶段把直流失调电压转换为时域相位差的形式，在产生比较结 果产生阶段，把直流失调引起的相位差T加入到总的相位差T中，达到时域消除直流 失调电压的。
32、作用。 0035 在采样编码阶段，比较器阵列输出温度码，温度码经过气泡消除电路，气泡消除电 路将010、101误码进行校正，得到正确的输出温度码000、111，消除由于比较器采样出现错 误致使ADC编码失误的情况。温度码经过气泡消除电路的校正送给编码器。编码器将温度 码转换为BCD码输出，编码器采用全数字硬件语言编写。 0036 本发明提供的上述采用时域失调消除技术的FLASH ADC。直流失调电压在时域得 到消除，提高了ADC的转换精度，降低了直流失调电压对ADC静态特性的影响，同时节省了 传统失调消除技术所需电容占用的芯片面积。仿真结果表明，在采样时钟clk为2.5MHz时， 此FLASH ADC在6位分辨率时，差分输入范围为0.64v时，最小LSB可达10mv。在采样时钟 频率降低时，可以减小LSB，提高ADC的精度。 说 明 书CN 102832939 A 1/3页 9 图1 说 明 书 附 图CN 102832939 A 2/3页 10 图2 说 明 书 附 图CN 102832939 A 10 3/3页 11 图3 说 明 书 附 图CN 102832939 A 11 。