用于3D集成的背侧虚设插塞技术领域
本发明涉及基板中包括背侧虚设插塞的半导体结构及其制造方法。
背景技术
3D集成或芯片堆叠，是指组装两个或更多个半导体芯片以使设置成彼
此物理接近的半导体芯片还彼此电连接的一种方法。典型地，3D集成垂直
进行，即一个芯片放置在另一个芯片的上面或下面。当两个芯片垂直接合在
一起时，下芯片的顶表面上的一组导电接触结构与上芯片的底表面上的另一
组导电接触结构对齐。导电结构可形成在金属互连结构的侧部，或者它们可
形成在形成有半导体器件的基板的侧部。
3D集成可在成对的基板、基板与一组芯片之间，或者在多对芯片之间
进行。3D集成提供了堆叠芯片之间的垂直信号通道，提供了宽的带宽来在
堆叠芯片之间传输和接收电信号。垂直信号通道由贯通基板通路（TSV，
through-substrate via）实现，该贯通基板通路为至少从基板中的半导体器件
层的最上表面延伸到基板的背侧表面的通路。3D集成有效地减少了信号通
道的长度，并允许在位于堆叠半导体芯片的各部分中的各种装置部件之间更
快地传输电信号。
TSV的次生效应给3D集成的好处带来了限制。这种限制例如由堆叠结
构的整个运行寿命期间晶片间的导热性、TSV中信号间的串扰和TSV的结
构可靠性引起。
解决这些挑战而又不牺牲系统中的半导体芯片的性能是很困难的。例
如，为提高晶片间的导热性以使功耗芯片（例如处理器芯片）足够冷却，这
就需要有大量均匀分布的TSV。但是，大量TSV的形成需要采用大的芯片
面积以用于TSV，因此减少了可用于有源区域的芯片面积，有源区域即其中
可设置半导体器件的区域。增加TSV的数量具有减小有源区域或增加总芯
片尺寸的效果，并在许多情况下可能不是一个可行的解决方案。
对尽量减少信号串扰的问题来说，所希望的是提供侧向环绕TSV的屏
蔽结构以使通过TSV的电信号间的信号偶合最小化。但是，这种屏蔽结构
的形成需要很大的有源区域，使得这种选择实际上难以实现。
对尽量提高堆叠芯片结构的热可靠性的问题来说，半导体芯片中的半导
体材料的热膨胀系数（CTE）与构成TSV的嵌设导电材料的CTE之间的失
配将在随后的任意高温处理步骤的温度循环期间以及在堆叠芯片结构的高
温操作期间产生机械应力，其中上述高温处理步骤包括热压接合步骤。TSV
中应力的累积可导致堆叠芯片结构的破裂，造成结构可靠性的问题，例如，
某些TSV的移动以及随后TSV在半导体芯片内的垂直运动。
发明内容
本发明提供半导体结构，其包括嵌设在基板中的背侧虚设插塞。背侧虚
设插塞可为导电结构，以提高半导体结构的垂直导热性并且使基板的贯通基
板通路（TSV）中的信号不电耦合。背侧虚设插塞可包括空腔以允许基板中
的其他部件的体积变化，由此在半导体芯片的热循环和操作期间减小基板中
的机械应力。包括空腔的背侧虚设插塞可由绝缘材料或导电材料形成。空腔
可形成在直的沟槽中，或者可形成在形成为瓶状的沟槽中，该瓶状的沟槽具
有比沟槽开口大的横向尺寸。本发明的结构可用于形成具有垂直芯片集成的
三维结构，其中晶片间的导热性被提高了，通过TSV的信号间的串扰被减
小了，并且/或者对TSV的机械应力被减小了。三维互连结构中的背侧虚设
插塞可改善导热性、TSV的信号完整性和/或TSV的可靠性，而不需要任何
附加的有源区域。
根据本发明的一个方面，提供半导体结构，该半导体结构包括：基板，
包括半导体层和互连介电层；贯通基板通路（TSV）结构，嵌设在基板中；
以及至少一个背侧虚设插塞，嵌设在基板中。至少一个半导体器件设置在半
导体层和互连介电层之间的界面处。TSV结构包括导电材料且至少从上述界
面延伸到基板的背侧表面。至少一个背侧虚设插塞从背侧表面延伸进入到基
板中并达到一深度。该深度小于背侧表面和上述界面之间的垂直距离。
根据本发明的另一个方面，提供形成半导体结构的方法，其包括：在基
板的前侧表面上形成至少一个半导体器件；在基板中形成贯通基板通路
（TSV）结构，该TSV结构包括导电材料且至少从前侧表面延伸到背侧表面；
以及在基板中形成至少一个背侧虚设插塞，该至少一个背侧虚设插塞从背侧
表面延伸进入到基板中并达到一深度，其中该深度小于前侧表面和背侧表面
之间的垂直距离。
附图说明
图1-9是依次在根据本发明第一实施例的制造工艺的不同阶段上第一示
范性半导体结构的垂直截面图。
图10是根据本发明第一实施例的第一示范性半导体结构的变型的垂直
截面图。
图11-13是依次在根据本发明第二实施例的制造工艺的不同阶段上第二
示范性半导体结构的垂直截面图。
图14是根据本发明第二实施例的第二示范性半导体结构的变型的垂直
截面图。
图15是根据本发明第三实施例的第三示范性半导体结构的垂直截面图。
图16是根据本发明第三实施例的第三示范性半导体结构的变型的垂直
截面图。
图17-22是依次在根据本发明第四实施例的制造工艺的不同阶段上第四
示范性半导体结构的垂直截面图。
图23是根据本发明第四实施例的第四示范性半导体结构的变型的垂直
截面图。
图24是根据本发明第五实施例的第五示范性半导体结构的垂直截面图。
图25是根据本发明第五实施例的第五示范性半导体结构的变型的垂直
截面图。
具体实施方式
如上所述，本发明涉及在基板中包括背侧虚设插塞的半导体结构及其制
造方法，现在将参考附图进行详细的描述。在所有附图中，相同的参考标号
或字母用于表示类似或等同的元件。附图没必要按比例绘制。
如这里所用的，“半导体芯片”是一种结构，其包括可形成在包括半导
体材料的基板上的集成电路、诸如电容器、电阻器、电感器或二极管的无源
部件或者微型机电结构（MEMS）中的至少一种或它们的组合。
如这里所用的，如果一个元件和另一个元件之间存在导电通道，则所述
元件“电连接”到所述另一个元件。
如这里所用的，如果一个元件和另一个元件之间没有导电通道，则所述
元件与所述另一个元件“电绝缘”。
参见图1，根据本发明第一实施例的第一示范性半导体结构包括第一基
板2。第一基板2可包括绝缘体上半导体（SOI）基板、块半导体基板或包
括至少一个SOI部分和至少一个块部分的混合基板。如果第一基板2包括
SOI基板，则该SOI基板从底部到顶部可包含第一操作基板10、第一埋设绝
缘层20和第一顶部半导体层30。
第一操作基板10可包括半导体材料、介电材料、导电材料或它们的组
合。典型地，第一操作基板20包括半导体材料。处理基板10的厚度可为100
微米至1,000微米，尽管可采用更小或更大的厚度。第一埋设绝缘层20包括
诸如氧化硅、氮化硅和/或氮氧化硅的介电材料。第一顶部半导体层30由半
导体材料形成，该半导体材料可选自但不限于硅、锗、硅-锗合金、硅碳合
金、硅-锗-碳合金、砷化镓、砷化铟、磷化铟、III-V族化合物半导体材料、
II-VI族化合物半导体材料、有机半导体材料和其他化合物半导体材料。半
导体材料可为多晶的或单晶的，并且优选为单晶的。例如，半导体材料可包
括单晶硅。第一顶部半导体层30的厚度可为50纳米至10微米，尽管也可
采用更小和更大的厚度。
至少一个第一半导体器件32形成在包括半导体材料的第一顶部半导体
层30的顶部表面上。至少一个第一半导体器件32例如可为场效晶体管、双
极晶体管、半导体闸流管、变容二极管、二极管、电熔丝或本领域已知的任
何其他类型的半导体器件。第一基板2的上侧这里称为前侧，并且第一基板
2的下侧这里称为第一基板2的背侧。
第一互连介电层40可在第一顶部半导体层30的前侧形成在至少一个第
一半导体器件32上。第一互连介电层40可由介电材料形成，介电材料例如
为氧化硅、氮化硅、有机硅酸盐玻璃（OSG）或本领域中用于构成金属互连
层的任何其他介电材料。第一互连介电层40可为同一介电材料的单层，或
者可为具有不同成分的多层。至少一个第一金属互连结构42形成在第一互
连介电层40中。至少一个第一金属互连结构42的每个可为导电通路结构、
导电线结构、或者至少一个导电通路结构和至少一个导电线结构的组合，该
至少一个导电通路结构和该至少一个导电线结构彼此电连接且电连接到至
少一个第一半导体器件32中的一个。至少一个第一金属互连结构42嵌设在
第一互连介电层40中。第一互连介电层40的厚度可为100nm至20微米，
尽管也可采用更小和更大的厚度。
至少一个沟槽49通过本领域已知的方法形成在第一基板2中。例如，
至少一个沟槽49可通过蚀刻掩模（未示出）的光刻图案化和各向异性蚀刻
的组合形成，在各向异性蚀刻期间至少一个沟槽49形成在蚀刻掩模的开口
区域中。至少一个沟槽49可为多个沟槽49。至少一个沟槽49从第一基板2
的最上表面延伸到第一操作基板10内的一深度。至少一个沟槽49的每个的
横向尺寸可为0.5微米至10微米，尽管也可采用更小或更大的横向尺寸。典
型地，至少一个沟槽49距第一基板2的最上表面的深度可为30微米至600
微米，尽管也可采用更小或更大的深度。
参见图2，介电材料层和导电填充材料顺序沉积在至少一个沟槽49的每
个中并被平坦化以在第一互连介电层40的最上表面上去除多余的材料。介
电材料层的剩余部分构成至少一个贯穿基板通路（TSV）衬垫51，其与至少
一个沟槽49的所有侧壁和底部表面接触。
至少一个TSV衬垫51由介电材料形成，例如氧化硅、氮化硅或任何其
他介电材料。至少一个TSV衬垫51可形成为基本上共形的结构并整体具有
基本上相同的厚度。至少一个TSV衬垫51的每个的厚度可为10nm至500
nm，尽管也可采用更小和更大的厚度。
贯通基板通路（TSV）结构50形成在每个TSV衬垫51内。至少一个
TSV结构50可为多个TSV结构50。至少一个TSV结构50由导电材料形成，
该导电材料可为金属单质、金属间合金、导电金属氮化物、掺杂的半导体材
料或它们的组合。在一个实施例中，至少一个TSV结构50由W、Au、Ag、
Cu、Ni或它们的合金形成。
参见图3，第一前侧介电层60形成在第一互连介电层40上。第一前侧
介电层60由介电材料形成，例如氧化硅、氮化硅、氮氧化硅或它们的组合。
第一前侧金属焊垫62形成在第一前侧介电层60中，以使得第一前侧金属焊
垫62的每个电连接到至少一个TSV结构50中的至少一个。此外，第一前
侧金属焊垫62可电连接到至少一个第一金属互连结构42中的至少一个。第
一前侧金属焊垫62嵌设在第一前侧介电层60中。第一前侧介电层60的厚
度可为0.2微米至10微米，尽管也可采用更小和更大的厚度。
参见图4。第一基板2被上下翻转，并且第二基板4通过本领域已知的
方法接合到第一基板2。第一基板2和第二基板4一起构成接合基板8。第
一基板2的前侧接合到第二基板4的前侧或背侧。例如，如果第一基板2的
前侧接合到第二基板4的前侧，则第二基板4包括嵌设在第二前侧介电层160
中的第二前侧金属焊垫162。在此情况下，第二基板4中的第二前侧金属焊
垫162接合到第一基板2中的第一前侧金属焊垫62。
第二基板4可包括绝缘体上半导体（SOI）基板、块半导体基板或包括
至少一个SOI部分和至少一个块部分的混合基板。如果第二基板4包括SOI
基板，则SOI基板可从底部到顶部包含第二处理基板110、第二埋设绝缘层
120和第二顶部半导体层130。
第二处理基板110可包括半导体材料、介电材料、导电材料或它们的组
合。第二埋设绝缘层120包括介电材料。第二顶部半导体层130可由如上所
述的可用于第一顶部半导体层30的半导体材料形成。第二顶部半导体层130
的厚度可为50纳米至10微米，尽管也可采用更小和更大的厚度。
至少一个第二半导体器件132位于第二顶部半导体层130的顶表面上。
第二互连介电层140可在第二顶部半导体层130的前侧位于至少一个第二半
导体器件132上。第二互连介电层140可由如上所述的可用于第一互连介电
层40的任何介电材料形成。至少一个第二金属互连结构142形成在第二互
连介电层140中。至少一个第二金属互连结构142的每个可为导电通路结构、
导电线结构、或者至少一个导电通路结构和至少一个导电线结构的组合，该
至少一个导电通路结构和该至少一个导电线结构彼此电连接且电连接到至
少一个第二半导体器件132中的一个。至少一个第二金属互连结构142嵌设
在第二互连介电层140中。第二互连介电层140的厚度可为100nm至20微
米，尽管也可采用更小和更大的厚度。
如果第二基板4的背侧接合到第一基板2的前侧，则第二基板4中的贯
通基板通路（TSV）结构（未示出）可用于提供第一基板2中的第一前侧金
属焊垫62和位于第二基板4的前侧的半导体器件之间的电连接。
参见图5，第一基板2的背侧表面（在翻转后为上表面）形成凹陷以暴
露至少一个TSV结构50的水平的端部表面。至少一个TSV结构50的水平
的端部表面在上下翻转第一基板2之前是至少一个TSV结构50的最下表面。
第一基板2的背侧表面的凹陷例如可通过化学机械平坦化（CMP）、机械研
磨、干蚀刻或它们的组合来实现。因为去除了至少一个TSV衬垫51的每个
的水平部分，所以至少一个TSV衬垫51变为圆筒结构，该圆筒结构对环面
是拓扑同胚的，即为可连续伸展成环面形状而不形成新的空间奇点或破坏现
有的空间奇点的结构。在一个实施例中，第一基板2的背侧表面的凹陷形成
为使得至少一个TSV结构50和至少一个TSV衬垫51的暴露的端部表面与
第一操作基板10的在凹陷端部的背侧表面共面。
参见图6，可选地，第一基板2的背侧表面的凹陷形成为使得至少一个
TSV结构50和至少一个TSV衬垫51的暴露的端部表面在第一操作基板10
的在凹陷端部的背侧表面上突出。在此情况下，可沉积且平坦化可选平坦化
介电层80，以使得可选平坦化介电层80的暴露表面与至少一个TSV结构
50和至少一个TSV衬垫51的暴露的端部表面共面。
参见图7，自第一基板2的背侧表面形成至少一个沟槽69。具体而言，
至少一个沟槽69从第一基板2的背侧表面延伸进入到第一基板2中并达到
一定深度。第一基板2的背侧表面和至少一个沟槽69的底部表面之间的垂
直距离在这里称为沟槽深度。在一个实施例中，沟槽深度在SOI基板（80、
10、20、30）的厚度的10%和90%之间。SOI基板（80、10、20、30）的
厚度是第一基板2的背侧表面与第一顶部半导体层30和第一互连介电层40
间的界面之间的垂直距离。
至少一个沟槽69的横向尺寸可为0.5微米至10微米，并且典型地为1
微米至5微米，尽管也可采用更小和更大的横向尺寸。至少一个沟槽69的
每个的垂直截面形状基本上是垂直的，以使得至少一个沟槽69的每个的水
平截面面积与测量水平截面面积的高度无关。
作为选择，至少一个沟槽69的每个的垂直截面形状可具有向内的锥形，
以使得至少一个沟槽69的每个的水平截面面积随着水平截面的平面与第一
基板2的背侧表面之间的距离而减小，第一基板2的背侧表面例如为可选平
坦化介电层80的暴露表面。因此，至少一个沟槽69的每个的水平截面面积
随着距第一基板2的背侧表面的距离减小，或者随着距第一基板2的背侧表
面的距离基本上不变。
参见图8，可选介电衬垫71可形成在至少一个沟槽69的每个中。至少
一个可选介电衬垫71是可选的，即其可以存在或可以不存在。如果存在的
话，至少一个可选介电衬垫71可由介电材料形成，例如氧化硅、氮化硅、
氮氧化硅或它们的组合。至少一个可选介电衬垫71可具有20nm至1微米
的厚度，并且基本上是共形的。
至少一个沟槽69的每个的任何剩余体积被导电材料填充以形成导电结
构，该导电结构在这里称为导电的背侧虚设插塞70。例如，用于可选介电衬
垫71的可选介电材料和导电材料被依次沉积以完全填充至少一个沟槽69。
导电填充材料选自金属单质、金属间合金、导电金属氮化物、掺杂的半导体
材料及它们的组合。例如，导电填充材料可选自W、Au、Ag、Cu、Ni或它
们的合金。用于至少一个导电背侧虚设插塞70的导电填充材料可与至少一
个TSV结构50的导电材料相同或者不同。至少一个导电背侧虚设插塞70
的每个可被导电材料完全填充。
随后，第一基板2的背侧表面（例如，可选平坦化介电层80的暴露表
面）上的多余材料通过平坦化被去除。该平坦化例如可通过化学机械平坦化、
凹陷蚀刻或它们的组合来实现。在平坦化后，可选介电材料的剩余部分构成
至少一个可选介电衬垫71。导电材料的剩余部分构成至少一个导电背侧虚设
插塞70。至少一个导电背侧虚设插塞70可为设置成阵列的多个导电背侧虚
设插塞70。该阵列可为周期性的或非周期性的。去除填充材料在第一基板2
的背侧表面上的部分后，至少一个TSV结构50的每个的端部表面和至少一
个导电背侧虚设插塞70的表面与第一基板2的背侧表面共面。
至少一个导电背侧虚设插塞70从第一基板2的背侧表面延伸进入到第
一基板2中并达到一深度。该深度与沟槽深度基本上相同。该深度小于SOI
基板（80、10、20、30）的前侧表面和背侧表面之间的垂直距离。如果沟槽
深度在SOI基板（80、10、20、30）的厚度的10%和90%之间，则至少一
个导电背侧虚设插塞70的垂直尺寸在SOI基板（80、10、20、30）的厚度
的10%和90%之间。
至少一个TSV 50的每个与第一基板2电隔离。至少一个导电背侧虚设
插塞70嵌设在第一操作基板10中。如果至少一个可选介电衬垫71存在，
则至少一个导电背侧虚设插塞70不会电短路到第一操作基板10。第一操作
基板10可为由半导体材料形成的半导体材料层。在此情况下，至少一个导
电背侧虚设插塞70不会电短路到半导体材料层的任何部分。
第一基板2包括作为第一顶部半导体层30的半导体层和第一互连介电
层40。至少一个半导体器件32位于半导体层和第一互连介电层40之间的界
面处。至少一个TSV结构50嵌设在第一基板2中。至少一个TSV结构50
包括导电材料并且至少从上述界面延伸到第一基板2的背侧表面，第一基板
2的背侧表面可为可选平坦化介电层80的外表面。至少一个导电背侧虚设插
塞70嵌设在第一基板2中。至少一个导电背侧虚设插塞70从第一基板2的
背侧表面延伸进入到第一基板2中并到达一深度。该深度小于背侧表面与半
导体层和第一互连介电层40间的界面之间的垂直距离。第二基板4接合到
第一基板2的前侧表面。第一基板2包括至少一个第一接合焊垫62，该至少
一个第一接合焊垫62位于第一基板2的前侧且接合到位于第二基板4上的
至少一个第二接合焊垫162。至少一个TSV结构50的每个可电短路到第一
接合焊垫62和第二接合焊垫162。
参见图9，金属线可形成在第一基板2的背侧表面上。金属线可包括第
一金属线，该第一金属线电连接到至少一个TSV结构50的每个。这些第一
金属线这里称为第一C4配线94。金属线可包括第二金属线，该第二金属线
电连接到至少一个导电背侧虚设插塞70。第二金属线这里称为第二C4配线
92。
至少一个C4级介电层90形成在第一C4级配线94和第二C4级配线92
之上。C4级金属互连结构96形成在至少一个C4级介电层90内，以作为
金属线、金属通路或它们的组合。C4焊垫98形成在至少一个C4级介电层
90和C4级金属互连结构96之上，以使C4焊垫98电连接到至少一个TSV
结构50。C4焊垫98的每个可构造为电连接到至少一个TSV结构50中的一
个。可选择的是，至少一个导电背侧虚设插塞70的某些或全部可电连接到
某些C4焊垫98，且随后电接地或被提供恒定的偏压，例如电源电压。因此，
至少一个导电背侧虚设插塞70可电浮置而不具有任何电偏置，可通过某些
C4焊垫98电接地，或者可通过某些C4焊垫98以恒定电压电偏置。可变的
信号不提供到至少一个导电背侧虚设插塞70。
图9的第一示范性半导体结构改善了第一基板2内的垂直导热性而不需
要第一顶部半导体层30中的任何有源区域，这是因为至少一个导电背侧虚
设插塞70加速了第一基板2的背侧表面与第一操作基板10和第一埋设绝缘
层20间的界面之间的热传递且不延伸进入到第一顶部半导体层30的任何部
分中。
此外，图9的第一示范性半导体结构减弱了相邻的成对TSV结构50之
间的信号耦合，这是因为至少一个导电背侧虚设插塞70屏蔽了来自相邻TSV
结构50的电信号。电信号的屏蔽效力可通过使至少一个导电背侧虚设插塞
70接地或将恒定电压提供到至少一个导电背侧虚设插塞70而得到增强。相
邻的成对TSV结构50之间的串扰由于这些TSV结构50到至少一个导电背
侧虚设插塞70的大的电容耦合而被减小。因为至少一个导电背侧虚设插塞
70占据的空间限制在第一操作基板10内，所以至少一个导电背侧虚设插塞
70的存在不会不利地影响第一顶部半导体层30中的有源区域。
参见图10，第一示范性半导体结构的变型采用块基板12用于第一基板
2以取代SOI基板（80、10、20、30）。块基板12可由从前侧表面连续延
伸到背侧表面的单晶半导体材料或多晶半导体材料形成。块基板12的前侧
表面是块基板12和第一互连介电层40之间的界面。
参见图11，根据本发明第二实施例的第二示范性半导体结构通过沉积非
共形介电材料层74L而源自图7中的第一示范性半导体结构。非共形介电材
料层74L的厚度大于至少一个沟槽69的横向尺寸的一半。如果存在可选平
坦化介电层80，则非共形介电材料层74L的厚度在可选平坦化介电层80的
上表面之上测量；或者如果不存在可选平坦化介电层80，则非共形介电材料
层74L的厚度在第一操作基板10的上表面之上测量。图7中的至少一个沟
槽69的每个被非共形介电材料层74L的介电材料部分地填充，因此在其中
形成由介电材料围绕的空腔75。至少一个空腔75的每个被非共形介电材料
层74L的介电材料密封。非共形介电材料层74L可通过沉积介电材料的任何
非共形沉积工艺形成。例如，非共形介电材料层74L可通过等离子体增强化
学气相沉积（PECVD）或任何其他耗尽型化学气相沉积工艺沉积。
参见图12，非共形介电材料层74L的在可选平坦化介电层80的上表面
上的部分通过平坦化被去除，该平坦化例如可通过化学机械平坦化（CMP）、
凹陷蚀刻或它们的组合来实现。非共形介电材料层74L的剩余部分构成至少
一个介电背侧虚设插塞74。至少一个介电背侧虚设插塞74的每个包括其中
的空腔75。至少一个介电背侧虚设插塞74的顶表面在平坦化后与第一基板
2的背侧表面（即，上表面）共面。
参见图13，第一C4配线94、至少一个C4级介电层90、C4级金属互
连结构96和C4焊垫98可以与第一实施例相同的方式形成。因为至少一个
介电背侧虚设插塞74由介电材料形成，所以至少一个介电背侧虚设插塞74
不被电偏置。
至少一个介电背侧虚设插塞74从第一基板2的背侧表面延伸进入到第
一基板2中并达到一深度。该深度与沟槽深度基本上相同。该深度小于SOI
基板（80、10、20、30）的前侧表面和背侧表面之间的垂直距离。如果沟槽
深度在SOI基板（80、10、20、30）的厚度的10%和90%之间，则至少一
个介电背侧虚设插塞74的垂直尺寸在SOI基板（80、10、20、30）的厚度
的10%和90%之间。
至少一个TSV 50的每个与第一基板2电隔离。至少一个介电背侧虚设
插塞74嵌设在第一操作基板10中。至少一个介电背侧虚设插塞74不与第
一操作基板10电短路，因为至少一个介电背侧虚设插塞74由介电材料形成。
第一基板2包括作为第一顶部半导体层30的半导体层和第一互连介电
层40。至少一个半导体器件32位于半导体层和第一互连介电层40之间的界
面处。至少一个TSV结构50嵌设在第一基板2中。至少一个TSV结构50
包括导电材料且至少从上述界面延伸到第一基板2的背侧表面，第一基板2
的背侧表面可以是可选平坦化介电层80的外表面。至少一个介电背侧虚设
插塞74嵌设在第一基板2中。至少一个介电背侧虚设插塞74从第一基板2
的背侧表面延伸进入到第一基板2中并达到一深度。该深度小于背侧表面与
半导体层和第一互连介电层40间的界面之间的垂直距离。第二基板4接合
到第一基板2的前侧表面。第一基板2包括至少一个第一接合焊垫62，该至
少一个第一接合焊垫62位于第一基板2的前侧且接合到位于第二基板4上
的至少一个第二接合焊垫162。至少一个TSV结构50的每个可电短路到第
一接合焊垫62和第二接合焊垫162。
至少一个介电背侧虚设插塞74缓解了第一基板2中的机械应力。第一
基板2中的机械应力例如可通过第一处理基板10、第一埋设绝缘层20和第
一顶部半导体层30的材料与至少一个TSV结构50的材料之间的热膨胀系
数（CTE）失配而产生。优选地，至少一个介电背侧虚设插塞74的介电材
料是在施加应力时易于变形的材料。例如，至少一个介电背侧虚设插塞74
的介电材料可为掺杂的硅酸盐玻璃。至少一个介电背侧虚设插塞74的介电
材料在温度循环期间允许第一基板2的部件的体积变化。例如，如果至少一
个TSV结构50在随后的包括热压接合步骤的高温工艺期间膨胀，则第一操
作基板10的材料具有一些可用于经受膨胀的体积，因此减少了施加给至少
一个TSV结构50的应力，并且减少了第一基板2内任何结构破裂的可能性。
参见图14，第二示范性半导体结构的变型采用块基板12用于第一基板
2，以取代SOI基板（80、10、20、30）。块基板12可由从前侧表面连续地
延伸到背侧表面的单晶半导体材料或多晶半导体材料形成。块基板12的前
侧表面是块基板12和第一互连介电层40之间的界面。
参见图15，根据本发明第三实施例的第三示范性半导体结构通过沉积非
共形导电材料层（未示出）取代图11的非共形介电材料层74L而源自图7
中的第一示范性半导体结构。非共形导电材料层的厚度大于至少一个沟槽69
的横向尺寸的一半。图7中的至少一个沟槽69的每个被非共形导电材料层
的导电材料部分地填充，因此在其中形成由导电材料围绕的空腔75。至少一
个空腔75的每个由非共形导电材料层的导电材料密封。非共形导电材料层
可由沉积导电材料的任何非共形沉积工艺形成。例如，非共形导电材料层可
通过物理气相沉积、非共形化学气相沉积和/或非共形镀覆工艺沉积。
非共形导电材料层的在可选平坦化介电层80的上表面之上的部分通过
平坦化去除，平坦化其例如可通过化学机械平坦化（CMP）、凹陷蚀刻或它
们的组合来实现。非共形导电材料层的剩余部分构成至少一个导电背侧虚设
插塞84。至少一个导电背侧虚设插塞84的每个包括其中的空腔75。至少一
个导电背侧虚设插塞84的顶表面在平坦化后与第一基板2的背侧表面（即，
上表面）共面。
第一C4配线94、第二C4配线92、至少一个C4级介电层90、C4级金
属互连结构96和C4焊垫98可以与第一实施例相同的方式形成。可选地，
介电衬垫（未示出）可形成在至少一个导电背侧虚设插塞84的每个和第一
操作基板10之间以电隔离至少一个导电背侧虚设插塞84与第一操作基板
10。
至少一个导电背侧虚设插塞84从第一基板2的背侧表面延伸进入到第
一基板2中并达到一深度。该深度基本上与沟槽深度相同。该深度小于SOI
基板（80、10、20、30）的前侧表面和背侧表面之间的垂直距离。如果沟槽
深度在SOI基板（80、10、20、30）的厚度的10%和90%之间，则至少一
个导电背侧虚设插塞84的垂直尺寸在SOI基板（80、10、20、30）的厚度
的10%和90%之间。
至少一个TSV 50的每个与第一基板2电隔离。至少一个导电背侧虚设
插塞84嵌设在第一操作基板10中。如果存在围绕至少一个导电背侧虚设插
塞84的介电衬垫，则至少一个导电背侧虚设插塞84可与第一操作基板10
电隔离。
第一基板2包括作为第一顶部半导体层30的半导体层和第一互连介电
层40。至少一个半导体器件32位于半导体层和第一互连介电层40之间的界
面处。至少一个TSV结构50嵌设在第一基板2中。至少一个TSV结构50
包括导电材料且至少从上述界面延伸到第一基板2的背侧表面，第一基板2
的背侧表面是可选平坦化介电层80的外表面。至少一个导电背侧虚设插塞
84嵌设在第一基板2中。至少一个导电背侧虚设插塞84从第一基板2的背
侧表面延伸进入到第一基板2中并达到一深度。该深度小于背侧表面与半导
体层和第一互连介电层40间的界面之间的垂直距离。第二基板4接合到第
一基板2的前侧表面。第一基板2包括至少一个第一接合焊垫62，该至少一
个第一接合焊垫62位于第一基板2的前侧且接合到位于第二基板4上的至
少一个第二接合焊垫162。至少一个TSV结构50的每个可电短路到第一接
合焊垫62和第二接合焊垫162。
至少一个导电背侧虚设插塞84缓解了第一基板2中的机械应力。优选
地，至少一个导电背侧虚设插塞84的导电材料是在施加应力时易于变形的
可延展材料。例如，至少一个导电背侧虚设插塞84的导电材料可为Au、Ag、
Cu或W。至少一个导电背侧虚设插塞84的导电材料在温度循环期间允许第
一基板2的部件的体积变化。
参见图16，第三示范性半导体结构的变型采用块基板12用于第一基板
2，以取代SOI基板（80、10、20、30）。块基板12可由从前侧表面连续地
延伸到背侧表面的单晶半导体材料或多晶半导体材料形成。块基板12的前
侧表面是块基板12和第一互连介电层40之间的界面。
参见图17，根据本发明第四实施例的第四示范性半导体结构通过采用图
7的相同工艺步骤而源自图6的第一示范性半导体结构。至少一个沟槽69
形成在第一基板2的背侧表面上。
参见图18，连续介电衬垫76L作为单一连续层形成在至少一个沟槽69
的每个中。连续介电衬垫76L可为由介电材料形成的共形层，该介电材料例
如为氧化硅、氮化硅、氮氧化硅或它们的组合。连续介电衬垫76L的厚度可
为20nm至1微米，尽管也可采用更小和更大的厚度。
参见图19，采用各向异性蚀刻去除连续介电衬垫76L的水平部分。该
各向异性蚀刻可为反应离子蚀刻。连续介电衬垫76L的每个剩余垂直部分构
成介电衬垫76，该介电衬垫76覆盖至少一个沟槽69之一的侧壁。连续介电
层76的介电材料从至少一个沟槽69的底表面去除，以使第一操作基板10
的材料在至少一个沟槽69的每个内暴露。如果第一操作基板10由半导体材
料形成，则至少一个沟槽69的底表面是半导体表面。
参见图20，至少一个沟槽69的每个的底部被扩大以形成至少一个瓶状
沟槽77。至少一个沟槽69的每个的底部的扩大可通过经由至少一个沟槽69
的每个的底表面蚀刻基板的材料（即，第一操作基板10的材料）来实现。
各向同性蚀刻可用于蚀刻第一操作基板10的材料。对于每个瓶状沟槽77，
距第一基板2的背侧表面存在一距离，在该距离处瓶状沟槽77的水平截面
面积大于距背侧表面较小距离处的水平截面面积。
参见图21，非共形介电材料层以与根据第二实施例的图11和12中的工
艺步骤相同的方式被沉积和平坦化。图20中的至少一个瓶状沟槽77的每个
被非共形介电材料层的介电材料部分地填充，因此在其中形成位于扩大区域
内且由介电材料围绕的空腔79。至少一个空腔79的每个由非共形介电材料
层的介电材料密封。非共形介电材料层的在可选平坦化介电层80的上表面
之上的部分通过平坦化去除。非共形介电材料层的剩余部分构成至少一个介
电背侧虚设插塞78。至少一个介电背侧虚设插塞78的每个包括设置在其中
的空腔79。至少一个介电背侧虚设插塞78的顶表面在平坦化后与第一基板
2的背侧表面（即，上表面）共面。至少一个空腔79的每个的最大横向尺寸
可大于位于同一瓶状沟槽内的至少一个介电背侧虚设插塞78的上部的最大
横向尺寸。至少一个介电背侧虚设插塞78的每个可完全密封瓶状沟槽在第
一基板2的背侧表面下的全部表面，其中第一基板2的背侧表面可为可选平
坦化介电层80的上表面。
参见图22，第一C4配线94、至少一个C4级介电层90、C4级金属互
连结构96和C4焊垫98可以与第一实施例相同的方式形成。因为至少一个
介电背侧虚设插塞78由介电材料形成，所以至少一个介电背侧虚设插塞78
不被电偏置。
至少一个介电背侧虚设插塞78从第一基板2的背侧表面延伸进入到第
一基板2中并达到一深度。由于在对应于图20的工艺步骤中形成至少一个
瓶状沟槽77的扩大蚀刻，该深度大于沟槽的深度，即大于至少一个沟槽69
的深度。该深度小于SOI基板（80、10、20、30）的前侧表面和背侧表面之
间的垂直距离。至少一个介电背侧虚设插塞74的垂直尺寸可在SOI基板（80、
10、20、30）的厚度的10%和90%之间。
至少一个TSV 50的每个与第一基板2电隔离。至少一个介电背侧虚设
插塞78嵌设在第一操作基板10中。至少一个介电背侧虚设插塞78不与第
一操作基板10电短路，因为至少一个介电背侧虚设插塞78由介电材料形成。
第一基板2包括作为第一顶部半导体层30的半导体层和第一互连介电
层40。至少一个半导体器件32位于半导体层和第一互连介电层40之间的界
面处。至少一个TSV结构50嵌设在第一基板2中。至少一个TSV结构50
包括导电材料且至少从上述界面延伸到第一基板2的背侧表面，第一基板2
的背侧表面是可选平坦化介电层80的外表面。至少一个介电背侧虚设插塞
78嵌设在第一基板2中。至少一个介电背侧虚设插塞78从第一基板2的背
侧表面延伸进入到第一基板2中并达到一深度。该深度小于背侧表面与半导
体层和第一互连介电层40间的界面之间的垂直距离。第二基板4接合到第
一基板2的前侧表面。第一基板2包括至少一个第一接合焊垫62，该至少一
个第一接合焊垫62设置在第一基板2的前侧且接合到位于第二基板4上的
至少一个第二接合焊垫162。至少一个TSV结构50的每个可电短路到第一
接合焊垫62和第二接合焊垫162。
至少一个介电背侧虚设插塞74缓解了第一基板2中的机械应力。优选
地，至少一个介电背侧虚设插塞78的介电材料是在施加应力时易于变形的
材料。例如，至少一个介电背侧虚设插塞74的介电材料可为掺杂的硅酸盐
玻璃。至少一个介电背侧虚设插塞78的介电材料允许温度循环期间第一基
板2的部件的体积变化。
参见图23，第四示范性半导体结构的变型采用块基板12用于第一基板
2，以取代SOI基板（80、10、20、30）。块基板12可由从前侧表面连续地
延伸到背侧表面的单晶半导体材料或多晶半导体材料形成。块基板12的前
侧表面是块基板12和第一互连介电层40之间的界面。
参见图24，根据本发明第五实施例的第五示范性半导体结构通过与第三
实施例一样沉积非共形导电材料层（未示出）取代非共形介电材料层而源自
图20中的第四示范性半导体结构。非共形导电材料层的厚度大于至少一个
沟槽69的横向尺寸的一半。至少一个瓶状沟槽77的每个被非共形导电材料
层的导电材料部分地填充，因此其中形成由导电材料围绕的空腔79。至少一
个空腔79的每个由非共形导电材料层的导电材料密封。
非共形导电材料层的在可选平坦化介电层80的上表面之上的部分与第
三实施例一样通过平坦化去除。非共形导电材料层的剩余部分构成至少一个
导电背侧虚设插塞88。至少一个导电背侧虚设插塞88的每个包括设置在其
中的空腔79。至少一个导电背侧虚设插塞88的顶表面在平坦化后与第一基
板2的背侧表面（即，上表面）共面。
第一C4配线94、第二C4配线92、至少一个C4级介电层90、C4级金
属互连结构96和C4焊垫98可以与第一和第三实施例相同的方式形成。至
少一个导电背侧虚设插塞88从第一基板2的背侧表面延伸进入到第一基板2
中并达到一深度。由于在对应于图20的工艺步骤中形成至少一个瓶状沟槽
77的扩大蚀刻，该深度大于沟槽深度，即大于至少一个沟槽69的深度。该
深度小于SOI基板（80、10、20、30）的前侧表面和背侧表面之间的垂直距
离。至少一个导电背侧虚设插塞84的垂直尺寸可在SOI基板（80、10、20、
30）的厚度的10%和90%之间。至少一个TSV 50的每个与第一基板2电
隔离。至少一个导电背侧虚设插塞88嵌设在第一操作基板10中。
第一基板2包括作为第一顶部半导体层30的半导体层和第一互连介电
层40。至少一个半导体器件32位于半导体层和第一互连介电层40之间的界
面处。至少一个TSV结构50嵌设在第一基板2中。至少一个TSV结构50
包括导电材料且至少从上述界面延伸到第一基板2的背侧表面，第一基板2
的背侧表面是可选平坦化介电层80的外表面。至少一个导电背侧虚设插塞
88嵌设在第一基板2中。至少一个导电背侧虚设插塞88从第一基板2的背
侧表面延伸进入到第一基板2中并达到一深度。该深度小于背侧表面与半导
体层和第一互连介电层40间的界面之间的垂直距离。第二基板4接合到第
一基板2的前侧表面。第一基板2包括至少一个第一接合焊垫62，该至少一
个第一接合焊垫62设置在第一基板2的前侧且接合到位于第二基板4上的
至少一个第二接合焊垫162。至少一个TSV结构50的每个可电短路到第一
接合焊垫62和第二接合焊垫162。
至少一个导电背侧虚设插塞88缓解了第一基板2中的机械应力。优选
地，至少一个导电背侧虚设插塞88的导电材料为在施加应力时易于变形的
可延展材料。例如，至少一个导电背侧虚设插塞88的导电材料可为Au、Ag、
Cu或W。至少一个导电背侧虚设插塞88的导电材料允许温度循环期间第一
基板2的部件的体积变化。
参见图25，第五示范性半导体结构的变型采用块基板12用于第一基板
2，以取代SOI基板（80、10、20、30）。块基板12可由从前侧表面连续地
延伸到背侧表面的单晶半导体材料或多晶半导体材料形成。块基板12的前
侧表面是块基板12和第一互连介电层40之间的界面。
尽管已经根据各具体实施例对本发明进行了描述，但是通过前面的描述
可以知道，各种替换、修改和变型对本领域的技术人员而言是显而易见的。
因此，本发明旨在包含落入本发明的范围和精神以及权利要求内的所有这些
替换、修改和变型。例如，三个或更多个芯片可采用本发明来堆叠并且/或者
贯通硅通路可用于连接各芯片。