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1、(10)申请公布号 CN 102843153 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 3 1 5 3 A *CN102843153A* (21)申请号 201210374781.1 (22)申请日 2012.09.27 H03M 13/15(2006.01) (71)申请人苏州威士达信息科技有限公司 地址 215163 江苏省苏州市高新区科灵路 78号苏高新软件园7号楼102 (72)发明人张鹏 蔡超时 陈晋伦 (54) 发明名称 一种CCSDS中多码率RS码的并行编码器和编 码方法 (57) 摘要 本发明涉及一种解决CCSDS系统中两种不同 码率RS码并行编。
2、码的方案，其特征在于，所述系 统的多码率RS码的并行编码器主要由移位寄存 器、8位二输入异或门、求和阵列和乘积选择器四 部分组成。所有有限域乘法器共享求和阵列中的 127个多输入异或门。每个乘积选择器从中选取8 个多输入异或门的输出组成一个有限域乘法器的 结果，所有乘积选择器同时完成32个有限域乘法 的并行运算。该单一编码器兼容两种码率，控制逻 辑简单，能在保持编码速度不变的前提下，极大降 低资源需求，具有成本低、功耗小等特点。 (51)Int.Cl. 权利要求书2页 说明书3页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 3 页 附图 3。
3、 页 1/2页 2 1.一种适合于CCSDS标准采用的2种不同码率RS码的并行编码器，对于2种码率，RS 码长均为n=255字节，信息数据长度k分别是223、239字节，校验数据长度r分别是32、16 字节，其特征在于，所述并行编码器基于多输入异或门复用机制，主要包括以下部件： 移位寄存器，由32个8位寄存器R 0 ,R 1 ，.,R 31 级联而成； 8位二输入异或门，位于寄存器之间，共31个； 求和阵列，对被乘数向量b中的8个元素进行求和； 乘积选择器S l ，同时完成32个有限域GF(2 8 )并行乘法，其输入端数目和工作方式与乘 数常数c k，l 密切相关，其中，0l31，k=223或。
4、239。 2.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有8个输入端和127个 输出端，其内部由127个多输入异或门组成。 3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列对被乘数向量b中的 8个元素进行求和，会用到127个求和表达式，它们是 j 的二进制向量形式与向量b的内 积，其中，是本原元，j012,2437,4357,5973,7688,97104,126 136,170180,213220,230242,249254，127个求和表达式用127个多输入异或 门加以实现。 4.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器在求和阵列运算结 果的基础上，同。
5、时完成32个有限域GF(2 8 )并行乘法，乘积选择器S l 与求和阵列的部分输出 端相连，其输入端数目与乘数常数c k，l 密切相关，工作方式也受控于c k，l 。 5.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S l 的输入端数目取 决于2个乘数常数c k，l 中的非零个数： 当0l15时，只有c 223,l 非零，S l 有1*8=8个输入端； 当16l31时，c 223,l 和c 239,l 都非零，S l 有2*8=16个输入端。 6.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S l 的输入端与求和 阵列的部分输出端相连，根据乘数常数c k，l 从求和阵列。
6、的127个输出端中选择8个组成一 次有限域GF(2 8 )并行乘法的结果： 当0l31时，乘积选择器S l 的第1组8位输入端取决于乘数常数c 223,l ； 当16l31时，乘积选择器S l 的第2组8位输入端取决于乘数常数c 239，l 。 7.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S l 的工作方式受控 于乘数常数c k，l ： 对于乘积选择器S 0 S 15 ，当控制端是c 223,l 时，它们的输出分别等于各自的输入，而当控 制端是c 239,l 0时，它们输出全零； 对于乘积选择器S 16 S 31 ，当控制端是c 223,l 和c 239,l 时，它们分别输出第。
7、1组和第2组输 入。 8.一种适合于CCSDS标准采用的2种不同码率RS码的并行编码方法，对于2种码率， RS码长均为n=255字节，信息数据长度k分别是223、239字节，校验数据长度r分别是32、 16字节，其特征在于，所述编码方法包括以下步骤： (1)清零移位寄存器R 0 ,R 1 ，.,R 31 ，根据RS码率分别为乘积选择器S 0 ,S 1 ，.,S 31 的控 制端配置恰当的乘数常数c k，0 ,c k，1 ,c k，31 ； (2)闭合开关Z 1 和Z 2 ，断开开关Z 3 ，将k字节信息数据依次送入编码器进行编码； 权 利 要 求 书CN 102843153 A 2/2页 3 。
8、(3)闭合开关Z 3 ，断开开关Z 1 和Z 2 ，逐个输出移位寄存器的数值，得到r字节检验数据。 权 利 要 求 书CN 102843153 A 1/3页 4 一种 CCSDS 中多码率 RS 码的并行编码器和编码方法 技术领域 0001 本发明涉及空间数据通信领域，特别涉及一种CCSDS系统中多码率RS码的高效并 行编码方法。 背景技术 0002 在数字通信系统中，为了提高数据在信道传输过程中的可靠性，往往采用 前向纠错技术抵抗噪声和干扰的影响，降低误码率，提高接收质量。里德索罗门 （Reed-Solomon，RS）码具有强大的纠正随机和突发差错的能力，在现代通信系统中得到了 广泛的应用。。
9、 0003 CCSDS推荐采用有限域GF(2 8 )上的(255,k)系统RS码。RS码长为n=255字节，码 率有2种。图1给出了不同码率下RS码的信息数据字节长度k和校验数据字节长度r=n-k。 0004 传统并行RS编码器的结构如图2所示，它主要由移位寄存器、8位二输入异或门和 有限域乘法器组成，其实现复杂度在很大程度上取决于有限域乘法器。有限域GF(2 m )乘法 器的工作原理是，将乘积和被乘数分别表示成1m阶二进制向量形式a和b，而将乘数表 示成mm阶二进制矩阵形式C，它们之间满足a=bC。众所周知，有限域GF(2 m )并行乘法是 将bC分解为b与C的m个列向量的内积运算并行完成。。
10、当乘数是常数时，内积可简化为矩 阵C列向量中所有“1”对应的向量b中元素的求和运算，也就是说，有限域GF(2 m )并行乘 法可简化为由向量b中元素的m个求和运算并行实现。可见，当乘数是常数时，一个有限域 GF(2 m )并行乘法器实际上是m个不同的多输入异或门。这里所谓的多输入异或门是指其输 入端的数目范围是1m，包括单输入和两输入。注意，单输入异或门实际上是直连线。 0005 对于CCSDS系统，m=8。RS高速编码的现有解决方案是采用传统的并行RS编码器 分别实现2种码率的RS编码。由图1和2可知，这种处理方法共需要(16+32)*8=384个寄 存器，涉及16+32=48个有限域GF(。
11、2 8 )并行乘法器，相当于(16+32)*8=384个多输入异或门。 实际应用时，根据RS码率从2种RS编码器选择一个进行编码。综上可见，现有解决方案需 要耗费较多的资源，控制逻辑比较复杂。 发明内容 0006 针对CCSDS多码率RS编码的现有解决方案中存在的实现复杂度高这一技术缺点， 本发明提供了一种码率可变的高效并行编码方法，使用单一编码器处理多码率RS码，简化 控制逻辑，采用多输入异或门复用机制有效降低对寄存器和逻辑资源的需求。 0007 如图4所示，基于多输入异或门复用机制的CCSDS标准中多码率RS码的并行编码 器主要由4部分组成：移位寄存器、8位二输入异或门、求和阵列和乘积选择。
12、器。 0008 有限域乘法器是RS编码器的技术难点，而且在很大程度上决定了实现复杂度。本 发明使用求和阵列和乘积选择器完成有限域并行乘法的高效实现。所有有限域乘法器共享 求和阵列中的127个多输入异或门。每个乘积选择器从中选取8个多输入异或门的输出组 成一个有限域乘法器的结果，所有乘积选择器同时完成32个有限域乘法的并行运算。多输 说 明 书CN 102843153 A 2/3页 5 入异或门的复用机制能有效减少逻辑资源。 0009 本发明提供的单一并行编码器能处理多码率RS码，从而简化了控制逻辑，减少了 对寄存器的需求。 0010 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步。
13、的了解。 附图说明 0011 图1给出了2种码率下RS码的信息数据字节长度和校验数据字节长度； 0012 图2是传统并行RS编码器的结构框图； 0013 图3是采用传统并行RS编码器分别实现2种码率RS编码时的乘数常数； 0014 图4给出了码率可变的并行RS编码器的结构示意图； 0015 图5是求和阵列的构成示意图； 0016 图6是多码率RS码高效并行编码器的乘数常数； 0017 图7是乘积选择器S l （0l15）的结构框图； 0018 图8是乘积选择器S l （16l31）的结构框图； 0019 图9比较了CCSDS多码率并行RS编码的两种解决方案的资源需求。 具体实施方式 0020 。
14、下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。 0021 CCSDS发射机的基带处理涉及2种码率RS码的编码，如图1所示。如果采用图 2所示的传统并行RS编码器分别实现2种码率的RS编码，那么乘数常数g k，d （k=223或 239,0d255-k）关于本原元的幂次如图3所示。 0022 图4给出了码率可变的并行RS编码器的结构示意图，它主要由移位寄存器、8位二 输入异或门、求和阵列和乘积选择器四个功能模块组成。 0023 移位寄存器由32个8位寄存器R 0 ,R 1 ，.,R 31 级联而成，相邻寄存器之间插入了 31个8位二输入异或门。 0024 求和阵列对被乘数。
15、向量b中的8个元素进行求和，具体而言，是从b中选取i （1i8）个不同的元素进行模2加。由排列组合知识可知，穷举可得到2 8 -1=255个不同 的求和表达式。实际上，只会用到其中的127个求和表达式，它们是 j (j012,24 37,4357,5973,7688,97104,126136,170180,213220,230242,249 254）的二进制向量形式与向量b的内积。127个求和表达式可用127个多输入异或门加 以实现。多输入异或门的输入端数目范围是18，当只有一个输入端时，单输入异或门实际 上是直连线。综上，求和阵列有8个输入端和127个输出端，其内部由127个多输入异或门 组。
16、成，如图5所示。 0025 乘积选择器可同时完成32个有限域GF(2 8 )并行乘法。乘积选择器S l （0l31） 与求和阵列的部分输出端相连，其输入端数目与乘数常数c k，l （k=223或239,0l31） 密切相关，工作方式也受控于c k，l 。图6给出了码率可变的并行RS编码器的乘数常数c k，l 关于本原元的幂次，其中 =0。对比图3和6可知，c k，l 与g k，d 之间存在一定关系：当 k=223时，c k，l =g k，l （0l31）；当k=239时，c k，l =g k，l-16 （16l31）。 0026 乘积选择器S l （0l31）的输入端数目取决于2个乘数常数c 。
17、k，l （k=223或 说 明 书CN 102843153 A 3/3页 6 239）中的非零个数。当0l15时，只有c 223,l 非零，S l 有1*8=8个输入端，如图7所示； 当16l31时，2个c k，l 都非零，S l 有2*8=16个输入端，如图8所示。 0027 乘积选择器S l （0l31）的输入端与求和阵列的部分输出端相连。如前所述， 当乘数是常数时，有限域GF(2 8 )并行乘法可简化为由被乘数向量b中元素的8个求和运算 并行实现，而这8个求和运算完全取决于乘数常数对应的二进制矩阵C的8个列向量。这 意味着，可根据乘数常数c k，l 从求和阵列的127个输出端中选择8个组。
18、成一次有限域GF(2 8 ) 并行乘法的结果。假设c k，l 关于本原元的幂次是j(j），那么乘积选择器S l 从求和 阵列选择的8个输出端分别对应 j , j+1 ，., j+7 的二进制向量形式与向量b的内积。 在图7和8中，乘积选择器S l （0l31）的第1组8位输入端取决于乘数常数c 223,l ；乘 积选择器S l （16l31）的第2组8位输入端取决于乘数常数c 239，l 。 0028 乘积选择器S l （0l31）的工作方式受控于乘数常数c k，l 。在图7中，当控制 端是c 223,l 时，乘积选择器S l （0l15）的输出等于输入；而当控制端是c 239,l =0时，输。
19、出 全零。在图8中，当控制端是c 223,l 和c 192,l 时，乘积选择器S l （16l31）分别输出第1 组和第2组输入。 0029 本发明提供了一种码率可变的高效并行编码方法，结合CCSDS标准中多码率RS码 的高效并行编码器（如图4所示），其编码步骤描述如下： 0030 (1)清零移位寄存器R 0 ,R 1 ，.,R 31 ，根据RS码率分别为乘积选择器S 0 ,S 1 ，.,S 31 的控制端配置恰当的乘数常数c k，0 ,c k，1 ,c k,31 。 0031 (2)闭合开关Z 1 和Z 2 ，断开开关Z 3 。将k字节信息数据依次送入编码器进行编码。 0032 (3)闭合开。
20、关Z 3 ，断开开关Z 1 和Z 2 。逐个输出移位寄存器的数值，得到r字节检验 数据。 0033 容易看出，多码率RS码的高效并行编码器完成一次RS编码需要k+r=n个时钟周 期，这与传统并行RS编码器的编码时间完全相同。 0034 CCSDS多码率RS编码的现有解决方案是使用传统并行RS编码器分别实现2种码 率的编码，共需(16+32)*8=384个寄存器和(16+32)*8=384个多输入异或门。而本发明使用 单一编码器，控制起来比较简单，采用多输入异或门复用机制，共需32*8=256个寄存器和 127个多输入异或门。如图9所示，与现有解决方案相比，本发明使用的寄存器减少了33%， 多输。
21、入异或门减少了67%。 0035 综上可见，与现有解决方案相比，本发明提供的多码率RS码的高效并行编码方法 能在保持编码速度不变的前提下，极大降低资源需求，简化控制逻辑，具有成本低、功耗小 等特点。 0036 以上通过具体实施方式和实施例对本发明进行了详细的说明，对于本领域的技术 人员来说，在不脱离本发明原理的情况下，还可做出若干变形和改进，这些也应视为本发明 的保护范围。 说 明 书CN 102843153 A 1/3页 7 图1 图2 图3 说 明 书 附 图CN 102843153 A 2/3页 8 图4 图5 图6 说 明 书 附 图CN 102843153 A 3/3页 9 图7图8 图9 说 明 书 附 图CN 102843153 A 。