一种基于SOI衬底的双多晶平面应变BiCMOS集成器件及制备方法技术领域
本发明属于半导体集成电路技术领域，尤其涉及采用自对准工艺制备一种
基于SOI衬底的双多晶平面应变BiCMOS集成器件及制备方法。
背景技术
集成电路是信息社会经济发展的基石和核心，正如美国工程技术界最近评
出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管
到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体
现知识经济特征的典型产品之一；目前，以集成电路为基础的电子信息产业已
成为世界第一大产业，随着集成电路技术的发展，整机和元件之间的明确界限
被突破，集成电路不仅成为现代产业和科学技术的基础，而且正创造着信息时
代的硅文化。
由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2
膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，
全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业
能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、
透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是
主流产品，占集成电路产业的90％以上。在Si集成电路中以双极晶体管作为
基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的
发展，Si双极晶体管的性能也获得了大幅的提高。
但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度
等原因的限制,不能再按工业界普遍采用的等比例缩小的方法来提高器件与集
成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进
一步提高。
为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料
如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽
管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成
本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以
及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供一种基于自对准工艺的SOI双多晶平面应变
BiCMOS集成器件及电路制备方法，以实现更好的器件性能。
本发明的目的在于提供一种基于SOI衬底的双多晶平面应变BiCMOS集成
器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双
极器件为SOI双多晶SiGe HBT器件。
进一步、所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平
面沟道。
进一步、所述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为
平面沟道。
进一步、所述PMOS器件采用量子阱结构。
进一步、所述SiGe HBT器件的发射极和基极采用多晶硅接触。
进一步、其制备过程采用自对准工艺，并为全平面结构。
本发明的另一目的在于提供一种基于自对准工艺的基于SOI衬底的双多晶
平面应变BiCMOS集成器件的制备方法，该制备方法包括如下步骤：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N
型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生
长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1
×1016～1×1017cm-3；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si
层表面淀积一层厚度为300～500nm的SiO2层，光刻深槽隔离，在深槽隔离区
域干法刻蚀出深度为3～5μm的深槽，再利用化学汽相淀积（CVD）方法，600～
800℃，在深槽内填充SiO2；最后，用化学机械抛光（CMP）方法，去除表面
多余的氧化层，形成深槽隔离；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si
层表面淀积一层厚度为200～300nm的SiO2层，光刻集电极接触区窗口，对衬
底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极
接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在
600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；
第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×
1021cm-3；
第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在
600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛
光（CMP）的方法去除Poly-Si表面的SiO2；
第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一SiN层，
厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si
层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一
SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利
用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe
基区，Ge组分为15～25%，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀
积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光
（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀
积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；
第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面
淀积一层SiO2，光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件
有源区，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽
相淀积（CVD）方法，在600～750℃，在NMOS器件有源区上选择性外延生
长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～
5×1015cm-3；第二层是厚度为1.3～2.1nm的P型SiGe渐变层，该层底部Ge组
分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×1015cm-3；第三层是Ge
组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～
5×1017cm-3，第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～
5×1017cm-3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面
淀积一层SiO2，光刻PMOS器件区域，利用化学汽相淀积（CVD）方法，在
600～750℃，在PMOS器件有源区上选择性外延生长三层材料：第一层是厚度
为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×1017cm-3，第二层是厚度
为8～20nm的N型SiGe应变层，Ge组分是15～25%，掺杂浓度为0.5～
5×1017cm-3，作为PMOS器件的沟道；第三层是厚度为3～5nm的本征弛豫Si
帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第十三步、光刻场氧区，利用干法刻蚀工艺，在场氧区刻蚀出深度为0.3～
0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内
填充SiO2；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅
槽隔离；
第十四步、在300～400℃，在有源区上用原子层化学汽相淀积的方法淀积
HfO2层，厚度为6～10nm，作为NMOS器件和PMOS器件的栅介质，再利用
化学汽相淀积（CVD）方法，在600～750℃，在栅介质层上淀积一层厚度为
100～500nm的本征Poly-SiGe作为栅电极，Ge组分为10～30%；光刻NMOS
器件和PMOS器件栅介质与栅多晶，形成栅极；
第十五步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子
注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓
度为1～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域；
第十六步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底
上淀积一厚度为3～5nm的SiO2层，用干法刻蚀掉这层SiO2，形成NMOS器
件和PMOS器件栅极侧墙；
第十七步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子
注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，
在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏
区和栅极；
第十八步、在整个衬底上用化学汽相淀积（CVD）方法，在600～800℃，
淀积300～500nm厚的SiO2层；光刻出引线窗口，在整个衬底上溅射一层金属
钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件电极
金属接触；溅射金属，光刻引线，构成MOS器件导电沟道为22～45nm的基于
SOI衬底的双多晶平面应变BiCMOS集成器件。
进一步、集电区厚度根据第一步SOI上层Si厚度和第二步生长的Si外延
层的厚度来决定，取150～250nm。
进一步、该制备方法中所涉及的最高温度根据涉及所有包含化学汽相淀积
（CVD）的工艺温度决定，最高温度小于等于800℃。
进一步、SiGe HBT器件基区厚度根据第八步SiGe的外延层厚度来决定，
取20～60nm。
本发明的另一目的在于提供一种基于SOI衬底的自对准基于SOI衬底的双
多晶平面应变BiCMOS集成电路的制备方法，包括如下步骤：
步骤1，外延生长的实现方法为：
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度
为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生
长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×
1016cm-3；
步骤2，隔离区制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀
积一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为
3μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽
隔离；
步骤3，集电极接触区制备的实现方法为：
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀
积一层厚度为200nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成
集电极接触区域；
（3d）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤4，基区接触制备的实现方法为：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，
在衬底表面淀积一SiO2层，厚度为20nm；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一P
型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚
度为200nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN
层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层
SiN层，厚度为10nm；
步骤5，基区材料制备的实现方法为：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生
长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm；
步骤6，发射区制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，
厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域
以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2
层，在950℃温度下退火120s，激活杂质；
步骤7，NMOS器件区制备的实现方法为：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层
SiO2；
（7b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源
区，刻蚀出深度为1.5μm的深槽，将氧化层刻透；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内生长一层
厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，P型缓冲层上生长
一层厚度为1.3μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶
部为15％，掺杂浓度为1×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布
的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓
度为5×1016cm-3；
（7f）利用化学汽相淀积（CVD）方法，在600℃，在SiGe层上生长一层
厚度为20nm的应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
（7g）利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤8，PMOS器件区制备的实现方法为：
（8a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层
SiO2；
（8b）光刻NMOS器件以外区域，利用化学汽相淀积（CVD）的方法，在
600℃，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓
度为5×1016cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长
一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1016cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在应变SiGe层上生
长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（8e）利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤9，MOS器件栅极与轻掺杂源漏（LDD）制备的实现方法为：
（9a）在300℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀
积HfO2层，厚度为6nm，作为NMOS器件和PMOS器件的栅介质；
（9b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一
层本征的Poly-SiGe，厚度为100nm，Ge组分为10%；
（9c）光刻MOS器件栅介质与栅多晶，形成栅极；
（9d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，
形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（9e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，
形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域；
步骤10，MOS器件形成的实现方法为：
（10a）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一
厚度为3nm的SiO2层；
（10b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器
件栅极侧墙；
（10c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，
自对准生成NMOS器件的源、漏区和栅极；
（10d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，
自对准生成PMOS器件的源、漏区和栅极；
步骤11，构成BiCMOS集成电路的实现方法为：
（11a）用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积300nm
厚的SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对
准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（11c）溅射金属，光刻引线，形成金属引线，最终构成MOS器件导电沟
道为22nm的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电路。
本发明具有如下优点：
1.本发明制备的基于SOI衬底的双多晶平面应变BiCMOS中SiGe HBT器
件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能
够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，
在相同的击穿特性下，具有比传统器件更优异的特征频率；
2.本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件，在
制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件
的电流与频率特性；
3.本发明制备的基于SOI衬底的双多晶平面应变BiCMOS中SiGe HBT器
件的发射极和基极采用多晶，可以获得较薄的结深，减小器件的寄生参数，提
高器件性能；
4．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电
路的制备方法采用选择性外延技术，分别在NMOS器件和PMOS器件有源区
选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性
能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路
性能获得了增强；
5．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电
路的制备方法中MOS器件采用了高K值的HfO2作为栅介质，提高了MOS器
件的栅控能力，增强了MOS器件的电学性能；
6．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件结构
中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，
与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特
性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和
电路的可靠性；
7．本发明制备基于SOI衬底的双多晶平面应变BiCMOS集成器件中MOS
器件采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过
调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步
骤，降低了工艺难度；
8．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电
路的制备方法集成器件及电路过程中涉及的最高温度为800℃，低于引起应变
Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变沟道应力，提
高集成电路的性能。
附图说明
图1是本发明基于SOI衬底的双多晶平面应变BiCMOS集成器件及电路制
备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实
施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅
仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种基于SOI衬底的双多晶平面应变BiCMOS集成器
件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极
器件为SOI双多晶SiGe HBT器件。
作为本发明实施例的一优化方案，所述NMOS器件的导电沟道是张应变
Si材料，其导电沟道为平面沟道。
作为本发明实施例的一优化方案，所述PMOS器件的导电沟道是压应变
SiGe材料，其导电沟道为平面沟道。
作为本发明实施例的一优化方案，所述PMOS器件采用量子阱结构。
作为本发明实施例的一优化方案，所述SiGe HBT器件的发射区和基区采
用多晶硅接触。
作为本发明实施例的一优化方案，其制备过程采用自对准工艺，并为全平
面结构。
以下参照附图1，对本发明制备基于SOI衬底的双多晶平面应变BiCMOS
集成器件及电路的工艺流程作进一步详细描述。
实施例1：采用自对准工艺制备导电沟道22nm基于SOI衬底的双多晶平
面应变BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度
为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生
长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×
1016cm-3。
步骤2，隔离区制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀
积一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为
3μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深
槽隔离。
步骤3，集电极接触区制备。
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀
积一层厚度为200nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成
集电极接触区域；
（3d）将衬底在950℃温度下，退火120s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，
在衬底表面淀积一SiO2层，厚度为20nm；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一P
型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚
度为200nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN
层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层
SiN层，厚度为10nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生
长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，
厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域
以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2
层，在950℃温度下退火120s，激活杂质。
步骤7，NMOS器件区制备。
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层
SiO2；
（7b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源
区，刻蚀出深度为1.5μm的深槽，将氧化层刻透；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内生长一层
厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，P型缓冲层上生长
一层厚度为1.3μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶
部为15%，掺杂浓度为1×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布
的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓
度为5×1016cm-3；
（7f）利用化学汽相淀积（CVD）方法，在600℃，在SiGe层上生长一层
厚度为20nm的应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
（7g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤8，PMOS器件区制备。
（8a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层
SiO2；
（8b）光刻NMOS器件以外区域，利用化学汽相淀积（CVD）的方法，在
600℃，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓
度为5×1016cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长
一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1016cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在应变SiGe层上生
长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（8e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤9，MOS器件栅极与LDD制备。
（9a）在300℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀
积HfO2层，厚度为6nm，作为NMOS器件和PMOS器件的栅介质；
（9b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一
层本征的Poly-SiGe，厚度为100nm，Ge组分为10%；
（9c）光刻MOS器件栅介质与栅多晶，形成栅极；
（9d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，
形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（9e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，
形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域。
步骤10，MOS器件形成。
（10a）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一
厚度为3nm的SiO2层；
（10b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器
件栅极侧墙；
（10c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，
自对准生成NMOS器件的源、漏区和栅极；
（10d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，
自对准生成PMOS器件的源、漏区和栅极。
步骤11，构成BiCMOS集成电路。
（11a）用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积300nm
厚的SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对
准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（11c）溅射金属，光刻引线，形成金属引线，最终构成MOS器件导电沟
道为22nm的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电路。
实施例2：采用自对准工艺制备导电沟道30nm基于SOI衬底的双多晶平
面应变BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度
为300nm，上层材料为掺杂浓度为5×1016cm-3的N型Si，厚度为120nm；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生
长一层厚度为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5×
1016cm-3。
步骤2，隔离区制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面淀
积一层厚度为400nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为
4μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽
隔离。
步骤3，集电极接触区制备。
（3a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面淀
积一层厚度为240nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为5×1019cm-3，形成
集电极接触区域；
（3d）将衬底在1000℃温度下，退火60s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃，
在衬底表面淀积一SiO2层，厚度为30nm；
（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一P
型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO2层，厚
度为300nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN
层，厚度为80nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层
SiN层，厚度为15nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生
长SiGe基区，Ge组分为20％，掺杂浓度为1×1019cm-3，厚度为40nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积Poly-Si，
厚度为300nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域
以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2
层，在1000℃温度下退火60s，激活杂质。
步骤7，NMOS器件区制备。
（7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层
SiO2；
（7b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源
区，刻蚀出深度为2μm的深槽，将氧化层刻透；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在深槽内生长一层
厚度为300nm的P型Si缓冲层，掺杂浓度为3×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在700℃，P型缓冲层上生长
一层厚度为1.7μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶
部为20%，掺杂浓度为3×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布
的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓
度为1×1017cm-3；
（7f）利用化学汽相淀积（CVD）方法，在700℃，在SiGe层上生长一层
厚度为15nm的应变Si层，掺杂浓度为1×1017cm-3，作为NMOS器件的沟道；
（7g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤8，PMOS器件区制备。
（8a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层
SiO2；
（8b）光刻NMOS器件以外区域，利用化学汽相淀积（CVD）的方法，在
700℃，在PMOS器件有源区生长一层厚度为300nm的N型Si缓冲层，掺杂浓
度为1×1017cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长
一层厚度为15nm的P型SiGe层，Ge组分为20%，掺杂浓度为1×1017cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在700℃，在应变SiGe层上生
长一层厚度为4nm的本征弛豫Si帽层，形成PMOS器件有源区；
（8e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤9，MOS器件栅极与LDD制备。
（9a）在350℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀
积HfO2层，厚度为8nm，作为NMOS器件和PMOS器件的栅介质；
（9b）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一
层本征的Poly-SiGe，厚度为300nm，Ge组分为20%；
（9c）光刻MOS器件栅介质与栅多晶，形成栅极；
（9d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，
形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（9e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，
形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域。
步骤10，MOS器件形成。
（10a）利用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积一
厚度为4nm的SiO2层；
（10b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器
件栅极侧墙；
（10c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，
自对准生成NMOS器件的源、漏区和栅极；
（10d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，
自对准生成PMOS器件的源、漏区和栅极。
步骤11，构成BiCMOS集成电路。
（11a）用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积400nm
厚的SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对
准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（11c）溅射金属，光刻引线，形成金属引线，最终构成MOS器件导电沟
道为22nm的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电路。
实施例3：采用自对准工艺制备导电沟道45nm的基于SOI衬底的双多晶
平面应变BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度
为400nm，上层材料为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生
长一层厚度为100nm的N型外延Si层，作为集电区，该层掺杂浓度为1×
1017cm-3。
步骤2，隔离区制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀
积一层厚度为500nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为
5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽
隔离。
步骤3，集电极接触区制备。
（3a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀
积一层厚度为300nm的氧化层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成
集电极接触区域；
（3d）将衬底在1100℃温度下，退火15s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，
在衬底表面淀积一SiO2层，厚度为40nm；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一P
型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚
度为400nm，利用化学机械抛光（CMP）的方法，去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN
层，厚度为100nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层
SiN层，厚度为20nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生
长SiGe基区，Ge组分为25％，掺杂浓度为5×1019cm-3，厚度为60nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si，
厚度为400nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极区域
以外表面的Poly-Si，形成发射极；
（6c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2
层，在1100℃温度下退火15s，激活杂质。
步骤7，NMOS器件区制备。
（7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层
SiO2；
（7b）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源
区，刻蚀出深度为2.5μm的深槽，将氧化层刻透；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在深槽内生长一层
厚度为400nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在750℃，P型缓冲层上生长
一层厚度为2.1μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶
部为25%，掺杂浓度为5×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布
的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25％，掺杂浓
度为5×1017cm-3；
（7f）利用化学汽相淀积（CVD）方法，在750℃，在SiGe层上生长一层
厚度为8nm的应变Si层，掺杂浓度为5×1017cm-3，作为NMOS器件的沟道；
（7g）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤8，PMOS器件区制备。
（8a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层
SiO2；
（8b）光刻NMOS器件以外区域，利用化学汽相淀积（CVD）的方法，在
750℃，在PMOS器件有源区生长一层厚度为400nm的N型Si缓冲层，掺杂浓
度为5×1017cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长
一层厚度为8nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×1017cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在750℃，在应变SiGe层上生
长一层厚度为3nm的本征弛豫Si帽层，形成PMOS器件有源区；
（8e）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤9，MOS器件栅极与轻掺杂源漏（LDD）制备。
（9a）在400℃，在有源区上用原子层化学汽相淀积（ALCVD）的方法淀
积HfO2层，厚度为10nm，作为NMOS器件和PMOS器件的栅介质；
（9b）利用化学汽相淀积（CVD）方法，在750℃，在栅介质层上淀积一
层本征的Poly-SiGe，厚度为500nm，Ge组分为30%；
（9c）光刻MOS器件栅介质与栅多晶，形成栅极；
（9d）光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，
形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）区域；
（9e）光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，
形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）区域。
步骤10，MOS器件形成。
（10a）利用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积一
厚度为5nm的SiO2层；
（10b）利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器
件栅极侧墙；
（10c）光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，
自对准生成NMOS器件的源、漏区和栅极；
（10d）光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，
自对准生成PMOS器件的源、漏区和栅极。
步骤11，构成BiCMOS集成电路。
（11a）用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积500nm
厚的SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对
准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（11c）溅射金属，光刻引线，形成金属引线，最终构成MOS器件导电沟
道为22nm的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电路的。
本发明实施例提供的基于自对准工艺的SOI衬底的双多晶平面应变
BiCMOS集成器件及制备方法具有如下优点：
1.本发明制备的基于SOI衬底的双多晶平面应变BiCMOS中SiGe HBT器
件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能
够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，
在相同的击穿特性下，具有比传统器件更优异的特征频率；
2.本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件，在
制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件
的电流与频率特性；
3.本发明制备的基于SOI衬底的双多晶平面应变BiCMOS中SiGe HBT器
件的发射极和基极采用多晶，可以获得较薄的结深，减小器件的寄生参数，提
高器件性能；
4．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电
路的制备方法采用选择性外延技术，分别在NMOS器件和PMOS器件有源区
选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性
能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路
性能获得了增强；
5．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电
路的制备方法中MOS器件采用了高K值的HfO2作为栅介质，提高了MOS器
件的栅控能力，增强了MOS器件的电学性能；
6．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件结构
中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，
与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特
性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和
电路的可靠性；
7．本发明制备基于SOI衬底的双多晶平面应变BiCMOS集成器件中MOS
器件采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过
调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步
骤，降低了工艺难度；
8．本发明制备的基于SOI衬底的双多晶平面应变BiCMOS集成器件及电
路的制备方法集成器件及电路过程中涉及的最高温度为800℃，低于引起应变
Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变沟道应力，提
高集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的
精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保
护范围之内。