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1、(10)申请公布号 CN 102844862 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 4 8 6 2 A *CN102844862A* (21)申请号 201180018782.6 (22)申请日 2011.04.06 12/758,164 2010.04.12 US H01L 25/065(2006.01) H01L 25/18(2006.01) (71)申请人高通股份有限公司 地址美国加利福尼亚州 (72)发明人 A钱德雷萨卡兰 B亨德森 (74)专利代理机构上海专利商标事务所有限公 司 31100 代理人周敏 (54) 发明名称 用于叠层集成电路的双面互。
2、连CMOS (57) 摘要 叠层集成电路（IC）可以将第二层晶片联结 到双面的第一层晶片的方式来制造。该双面的第 一层晶片包括该晶片正面和反面上的后端制程 （BEOL）层。第一层晶片内的延伸触点连接正面和 反面BEOL层。延伸触点延伸穿过第一层晶片的 结。第二层晶片通过该延伸触点耦合到第一层晶 片的正面。附加触点将第一层晶片内的器件耦合 到正面BEOL层。在叠层IC中使用双面晶片时，可 降低该叠层IC的高度。叠层IC可包括功能等同 的各晶片或功能不同的各晶片。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.10.12 (86)PCT申请的申请数据 PCT/US2011/031。
3、386 2011.04.06 (87)PCT申请的公布数据 WO2011/130078 EN 2011.10.20 (51)Int.Cl. 权利要求书3页 说明书5页 附图11页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 5 页 附图 11 页 1/3页 2 1.一种叠层集成电路，包括： 第一层晶片； 延伸穿过所述第一层晶片中的结以用于提供通过所述第一层晶片的电连接性的第一 延伸触点；以及 附连到所述第一层晶片的第二层晶片，所述第二层晶片包括电耦合到所述第一延伸触 点的电组件。 2.如权利要求1所述的叠层集成电路，其特征在于，还包括： 所述第一层晶。
4、片的正面上的第一后端制程层； 所述第一层晶片的反面上的第二后端制程层，其中，所述第一延伸触点将所述第一后 端制程层耦合到所述第二后端制程层； 所述第一层晶片的反面上耦合到所述第二后端制程层的第一接触焊盘； 耦合到所述第二层晶片正面上的所述电组件的第三后端制程层；以及 所述第二层晶片的正面上耦合在所述第三后端制程层与所述第一接触焊盘之间的第 二接触焊盘，所述第一延伸触点将所述第三后端制程层耦合到所述第一后端制程层。 3.如权利要求2所述的叠层集成电路，其特征在于，还包括： 所述第二层晶片的反面上的第四后端制程层； 所述第二层晶片的反面上耦合到所述第四后端制程层的第三接触焊盘； 所述第二层晶片中将。
5、所述第三后端制程层耦合到所述第四后端制程层的第二延伸触 点； 在所述第三层晶片的正面上具有第五后端制程层的第三层晶片；以及 耦合到所述第五后端制程层并耦合到所述第三接触焊盘的第四接触焊盘，所述第一延 伸触点和所述第二延伸触点将所述第五后端制程层耦合到所述第一后端制程层。 4.如权利要求2所述的叠层集成电路，其特征在于，还包括所述第一层晶片的正面上 通过所述第一延伸触点耦合到所述第三后端制程层的封装结构。 5.如权利要求1所述的叠层集成电路，其特征在于，所述结包括所述第一层晶片的源 区和漏区中的至少一个。 6.如权利要求1所述的叠层集成电路，其特征在于，所述第一延伸触点包括钨插塞。 7.如权利要。
6、求1所述的叠层集成电路，其特征在于，所述叠层集成电路，被集成到移动 电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统 （PCS）单元、便携式数据单元、以及固定位置数据单元中的至少一个中。 8.一种制造叠层集成电路的方法，包括： 打薄第一层晶片以暴露延伸穿过所述第一层晶片的结的延伸触点，所述延伸触点耦合 到正面后端制程层； 在打薄所述第一层晶片后在所述第一层晶片上沉积电介质； 在所述电介质上沉积反面后端制程层，所述反面后端制程层耦合到所述延伸触点；以 及 在沉积所述反面后端制程层后将第二层晶片联结到所述第一层晶片，以使得所述第二 层晶片上的电路通过所述延伸触点。
7、耦合到所述正面后端制程层。 9.如权利要求8所述的方法，其特征在于，还包括： 权 利 要 求 书CN 102844862 A 2/3页 3 在打薄前将所述第一层晶片安装到载体晶片；以及 在联结所述第二层晶片后从所述载体晶片卸下所述第一层晶片。 10.如权利要求9所述的方法，其特征在于，还包括，在将所述第一层晶片安装到所述 载体晶片前对所述第一层晶片执行前端制程处理。 11.如权利要求9所述的方法，其特征在于，还包括，在将所述第二层晶片联结到所述 第一层晶片后、从所述载体晶片卸下所述第一层晶片前打薄所述第二层晶片。 12.如权利要求11所述的方法，其特征在于，打薄所述第二层晶片使第二延伸触点暴 。
8、露，所述方法还包括： 在打薄所述第二层晶片后在所述第二层晶片上沉积耦合到所述第二延伸触点的后端 制程层；以及 在所述第二层晶片上沉积后端制程层后将第三层晶片联结到所述第二层晶片。 13.如权利要求8所述的方法，其特征在于，打薄所述第一层晶片包括对所述第一层晶 片进行凹槽蚀刻。 14.如权利要求8所述的方法，其特征在于，在所述第一层晶片上沉积所述电介质包 括： 在所述第一层晶片上共形沉积所述电介质；以及 向所述电介质执行化学机械抛光。 15.如权利要求8所述的方法，其特征在于，还包括，将所述叠层集成电路集成到移动 电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系。
9、统 （PCS）单元、便携式数据单元、以及固定位置数据单元中的至少一个中。 16.一种制造叠层集成电路的方法，包括以下步骤： 打薄第一层晶片以暴露延伸穿过所述第一层晶片的源区和漏区中的至少一个的延伸 触点，所述延伸触点耦合到正面后端制程层； 在打薄所述第一层晶片后在所述第一层晶片上沉积电介质； 在所述电介质上沉积反面后端制程层，所述反面后端制程层耦合到所述延伸触点；以 及 在沉积所述后端制程层后将第二层晶片联结到所述第一层晶片，以使得所述第二层晶 片上的电路通过所述延伸触点耦合到正面后端制程层。 17.如权利要求16所述的方法，其特征在于，还包括，在联结后在将所述第二层晶片联 结到所述第一层晶片。
10、后打薄所述第二层晶片的步骤。 18.如权利要求16所述的方法，其特征在于，还包括，将所述叠层集成电路集成到移动 电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统 （PCS）单元、便携式数据单元、以及固定位置数据单元中的至少一个中的步骤。 19.一种叠层集成电路，包括： 在正面具有第一后端制程层并在反面具有第二后端制程层的第一层晶片；以及 用于通过所述第一层晶片的结将所述第一后端制程层耦合到所述第二后端制程层的 装置； 在所述第一层晶片的反面上耦合到所述第二后端制程层的第一接触焊盘； 在正面具有第三后端制程层的第二层晶片；以及 权 利 要 求 书CN 1028。
11、44862 A 3/3页 4 所述第二层晶片的正面上耦合到所述第三后端制程层并耦合到所述第一接触焊盘的 第二接触焊盘，所述耦合装置将所述第三后端制程层耦合到所述第一后端制程层。 20.如权利要求19所述的叠层集成电路，其特征在于，所述叠层集成电路被集成到移 动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系 统（PCS）单元、便携式数据单元、以及固定位置数据单元中的至少一个中。 权 利 要 求 书CN 102844862 A 1/5页 5 用于叠层集成电路的双面互连 CMOS 技术领域 0001 本公开一般涉及集成电路。尤其地，本公开涉及封装集成电路。 000。
12、2 背景 0003 叠层IC通过垂直堆叠管芯增强了器件功能性并减小了所占据的面积。在叠层IC 中，第二管芯堆叠在第一管芯上，这允许构造扩展到三维（3D）。叠层IC允许具有更多数量 组件的产品适应小的尺寸规格（form factor）。半导体管芯的组件密度是管芯中组件数目 除以管芯面积。例如，在管芯上堆叠相同管芯使得同样面积中的组件数目近似增加一倍以 使组件密度增加一倍。在将第二管芯堆叠在第一管芯上时，这两个管芯共享相同封装并通 过该封装向外部器件通信。 0004 可使用若干方法来堆叠管芯，包括堆叠封装（PoP）工艺以及穿硅堆叠（TSS）工艺。 但是，在一些应用中，叠层IC的高度是受约束的。例如。
13、，超薄蜂窝电话可能不支持具有多个 管芯的叠层IC。因此，需要降低叠层IC的厚度。 0005 简要说明 0006 根据本公开的一个方面，叠层集成电路包括第一层晶片。该叠层集成电路还包括 延伸穿过该第一层晶片中的结以用于提供通过该第一层晶片的电连接性的第一延伸触点。 该叠层集成电路还包括附连到该第一层晶片的第二层晶片。该第二层晶片包括电耦合到该 第一延伸触点的电组件。 0007 根据本公开的另一方面，制造叠层集成电路的方法包括打薄第一层晶片以暴露延 伸穿过该第一层晶片的结的延伸触点。该延伸触点耦合到正面后端制程层。该方法还包括 在打薄该第一层晶片后在该第一层晶片上沉积电介质。该方法还包括在该电介质。
14、上沉积反 面后端制程层，该反面后端制程层耦合到该延伸触点。该方法还包括在沉积该后端制程层 后将第二层晶片联结到该第一层晶片，以使得该第二层晶片上的电路通过该延伸触点耦合 到该正面后端制程层。 0008 根据本公开的另一方面，制造叠层集成电路的方法包括打薄第一层晶片以暴露延 伸穿过该第一层晶片的源区和漏区中的至少一个的延伸触点的步骤。该延伸触点耦合到正 面后端制程层。该方法还包括在打薄该第一层晶片后在该第一层晶片上沉积电介质的步 骤。该方法还包括在该电介质上沉积反面后端制程层的步骤，该反面后端制程层耦合到该 延伸触点。该方法还包括在沉积该后端制程层后将第二层晶片联结到该第一层晶片，以使 得该第二。
15、层晶片上的电路通过该延伸触点耦合到该正面后端制程层的步骤。 0009 根据本公开的另一方面，叠层集成电路包括在正面具有第一后端制程层并在反面 具有第二后端制程层的第一层晶片。该叠层集成电路还包括用于通过所述第一层晶片的结 将所述第一后端制程层耦合到所述第二后端制程层的装置。该叠层集成电路进一步包括在 所述第一层晶片的所述反面上耦合到所述第二后端制程层的第一接触焊盘。该叠层集成电 路还包括在正面具有第三后端制程层的第二层晶片。该叠层集成电路进一步包括在该第二 层晶片的正面上、耦合到该第三后端制程层并耦合该第一接触焊盘的第二接触焊盘。该耦 合装置将将该第三后端制程层耦合到该第一后端制程层。 说 明。
16、 书CN 102844862 A 2/5页 6 0010 前述内容已较宽泛地勾勒出本公开的特征和技术优势以力图使下面的详细描述 可以被更好地理解。其他特征和优点将在此后描述，它们构成了本公开的权利要求的主题。 本领域的技术人员应该领会，所公开的构思和具体实施例可容易地被用作改动或设计用于 实施与本公开相同的目的的其他结构的基础。本领域的技术人员还应认识到，这样的等效 构造并不脱离所附权利要求中所阐述的本公开的技术。被认为是本公开的特性的新颖特征 在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被 更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于图解和描述目的，且。
17、无意作为 对本公开的限定的定义。 0011 附图简要描述 0012 为了更全面地理解本公开，现在结合附图参阅以下描述。 0013 图1是图解传统半导体管芯的截面图。 0014 图2是图解根据一个实施例用于制造双面互连集成电路的示例性过程的流程图。 0015 图3A-G是图解根据一个实施例的用于制造双面互连集成电路的示例性过程的截 面图。 0016 图4是示出其中可有利地采用一实施例的示例性无线通信系统的框图。 0017 图5是图解根据一个实施例的用于半导体组件的电路、布局以及逻辑设计的设计 工作站的框图。 0018 详细描述 0019 可用双面互连集成电路来实现降低叠层集成电路（IC）的高度。。
18、根据一个实施例， 常规触点和延伸触点的组合是蚀刻在集成电路中的。常规触点允许耦合到集成电路的正 面，而延伸触点允许耦合到集成电路的正面和反面。双面集成电路允许构造超薄叠层集成 电路。此外，叠层IC中非常高密度的层对层连接也成为可能。 0020 图1是图解传统半导体管芯的截面图。诸如硅的块状半导体层102包括源区104 和漏区106。沟槽隔离区108将区域104、106与块状半导体层102中的其他区域隔离开。 在区域104、106之间以及在块状半导体层102上形成栅结构112。电介质层110沉积在块 状半导体层102和栅结构112上。触点114、116穿过电介质层110分别延伸到区域104、 1。
19、06。触点114、116还耦合到后端制程（BEOL）层120中的金属层122。BEOL层120还可包 括电介质层124。电介质层130沉积在BEOL层120上，并且封装结构132（诸如例如倒装 芯片凸块）耦合到金属层122。 0021 图2是图解根据一个实施例的用于制造双面互连集成电路的示例性过程的流程 图。根据一个实施例用图3A-G的截面图图解示例性过程200。 0022 该示例性过程200在框205处始于接纳第一层晶片300。该第一层晶片300可以 是已完成前端制程（FEOL）处理的。示例性过程200继续至框210，在此将第一层晶片300 的正面安装到载体晶片340。图3A是图解根据一个实。
20、施例的安装到载体晶片340的第一层 晶片的截面图。该第一层晶片300包括具有源区304和漏区306的块状半导体层302。沟 槽隔离区308将区域304、306与块状半导体层302中的其他区域隔离开。在区域304、306 之间和块状半导体层302上形成栅结构312。电介质层310沉积在块状半导体层302和栅 结构312上。一延伸触点314和一触点316穿过电介质层310分别延伸到区域304、306以 形成结。根据一个实施例，触点314、316是钨插塞。触点314、316还耦合到BEOL层320中 说 明 书CN 102844862 A 3/5页 7 的金属层322。在一些实施例中，延伸触点314。
21、是在形成区域304、306和栅结构312之后形 成的。根据一个实施例，延伸触点314延伸穿过区域304、306中的至少一个。虽然图3A中 未示出，但是结可以在二极管中。 0023 此外，可在延伸触点314与区域304、306之间给出阻挡层（未示出）。阻挡层降低 延伸触点314与区域304、306之间的金属污染。BEOL层320还可包括电介质层326。电介 质层330沉积在BEOL层320上，并且封装结构332（诸如例如倒装芯片凸块）耦合到金属 层322。将载体晶片340安装到第一层晶片300。载体晶片340在之后处理中提供对第一 层晶片300的支撑。 0024 示例性过程200继续至框212，。
22、在此打薄第一层晶片300。图3B是图解根据一个 实施例的打薄后的第一层晶片的截面图。打薄第一层晶片300的块状半导体层302以暴露 区域304、区域306和延伸触点314。根据一个实施例，该打薄过程包括凹槽蚀刻（recess etch）。 0025 示例性过程200继续至框214，在此在第一层晶片300上沉积电介质层342。图3C 是图解根据一个实施例的电介质沉积后的第一层晶片的截面图。电介质层342沉积在第一 层晶片300上。举例而言，电介质层342可以是二氧化硅。根据一个实施例，沉积共形电介 质层342以覆盖延伸触点314。在该实施例中，化学机械抛光（CMP）对电介质层342进行蚀 刻以使。
23、延伸触点314暴露并让该电介质层342位于与延伸触点314基本近似的水平面。 0026 示例性过程200继续至框216，在此进行反面BEOL处理。图3D是图解根据一个实 施例的BEOL处理后的第一层晶片的截面图。在BEOL处理期间，在第一层晶片300上沉积 包括电介质层354、金属层352、接触焊盘356的BEOL层350。根据一个实施例，作为BEOL 处理的一部分，还在第一层晶片300上进行微凸焊点处理（microbumping）。第一层晶片300 是双面的，因为BEOL层320、350分别位于第一层晶片300的正面和反面。 0027 示例性过程200继续至框218，在此将第二层晶片360联。
24、结到第一层晶片300。图 3E是图解根据一个实施例联结到第二层晶片的第一层晶片的截面图。该第二层晶片360包 括具有源区364和漏区366的块状半导体层362。栅结构372位于区域364、366之间的块 状半导体层362上。沟槽隔离区368将区域364、366与块状半导体层362中其他源区和漏 区（未示出）隔离开。电介质层384沉积在块状半导体层362和栅结构372上。延伸触点 374和常规触点376穿过电介质层384分别延伸到区域364、366。BEOL层380包括金属层 382和电介质层386。此外，接触焊盘388耦合到金属层382。 0028 第二层晶片360通过该第二层晶片360的接触。
25、焊盘388和第一层晶片300的接触 焊盘356耦合到第一层晶片300。根据一个实施例，第一层晶片300通过铜-铜焊接耦合到 第二层晶片360。 0029 示例性过程200继续到框220，在此打薄第二层晶片360。图3F是图解根据一个 实施例对第二层晶片打薄后的叠层集成电路的截面图。打薄第二层晶片360的块状半导体 层362以暴露延伸触点374。 0030 在框220处打薄第二层晶片360后，示例性过程继续至框232以对第二层晶片360 执行BEOL处理。再次参考图3F，BEOL层390沉积在第二层晶片360上并包括电介质层394 和金属层392，并且接触焊盘396耦合到金属层392。根据一个实。
26、施例，如果没有附加层将 堆叠在第二层晶片360上，则不在第二层晶片360上沉积BEOL层390和接触焊盘396。 说 明 书CN 102844862 A 4/5页 8 0031 示例性过程200继续至判决框230以确定叠层IC中是否要堆叠附加层。如果存 在附加层，则示例性过程200继续至框218以用于第n层（例如，第三层）。如果不存在附加 层，则示例性过程200继续至框222。 0032 在示例性过程200的框222处，从载体340卸下第一层晶片300。图3G是图解根 据一个实施例卸下载体晶片后的叠层集成电路的截面图。在卸下操作后，暴露封装结构332 以供进一步处理。 0033 虽然以晶片图解。
27、示例性过程200，但是在堆叠管芯时也可执行示例性过程200。例 如，在第一层晶片联结到载体晶片后，第二、第三、或第n层可以是晶片或管芯。 0034 以上描述的用于堆叠集成电路的示例性过程包括双面互连以降低叠层IC的高 度。该过程可应用于具有相同晶片或具有不同功能的不同种类的晶片的叠层IC。例如，使 用示例性过程制造的叠层IC可包括第一层晶片中的专用集成电路（A SIC）和第二层晶片中 的存储器。在晶片中形成延伸触点比硅通孔（TSV）的成本低，并且可以亚微米尺寸制造延 伸触点以减小触点的寄生电容。例如，对于45-56纳米的工艺节点，延伸触点的直径可以为 50-100纳米。 0035 双面集成电路。
28、的另一优势是将BEOL层放置在晶片的正面和反面。两组BEOL层相 比于单组BEOL层使得布线效率提高。此外，高密度层对层连接在晶体管级或者宏观层面是 可能的并且可包括电源和接地连接。例如，每平方毫米10 4 10 5 个连接的层对层连接是可 能的。 0036 图4示出其中可有利地采用本公开的实施例的示例性无线通信系统400。出于例 示目的，图4示出了三个远程单元420、430和450以及两个基站440。将认识到，无线通信 系统可具有多得多的远程单元和基站。远程单元420、430、和450分别包括作为以上讨论 的实施例的叠层IC 425A、425C、和425B。图4示出从基站440到远程单元42。
29、0、430、和450 的前向链路信号480，以及从远程单元420、430、和450到基站440的反向链路信号490。 0037 在图4中，远程单元420被示为移动电话，远程单元430被示为便携式计算机，而 远程单元450被示为无线本地环路系统中的计算机。例如，远程单元可以是蜂窝电话、移 动电话、计算机、机顶盒、音乐播放器、视频播放器、娱乐单元、手持式个人通信系统（PCS）单 元、便携式数据单元（诸如个人数据助理）、或固定位置数据单元（诸如仪表读数装备）。尽管 图4示出根据本公开的教义的远程单元，但本公开并不限于这些例示出的示例性单元。本 公开可适于在任何包括叠层IC的设备中采用。 0038 图。
30、5是图解如以下公开的用于半导体组件的电路、布局以及逻辑设计的设计工作 站的框图。设计工作站500包括硬盘501，该硬盘501包含操作系统软件、支持文件、以及设 计软件（诸如Cadence或OrCAD）。设计工作站500还包括促成对电路510或半导体组件512 （诸如晶片或管芯）的设计的显示器。存储介质504被提供以用于有形地存储电路设计510 或半导体组件512。电路设计510或半导体组件512可以文件格式（诸如GDSII或GERBER） 存储在存储介质504上。该存储介质504可以是CD-ROM、DVD、硬盘、闪存、或其他恰适的设 备。此外，设计工作站500包括用于从存储介质504接受输入或。
31、向存储介质504写入输出 的驱动装置503。 0039 记录在存储介质504上的数据可指定逻辑电路配置、用于光刻掩膜的图形数据、 或者用于串写工具（诸如电子束光刻）的掩膜图案数据。该数据可进一步包括与逻辑模拟相 说 明 书CN 102844862 A 5/5页 9 关联的逻辑验证数据（诸如时序图或网电路）。在存储介质504上提供数据通过减少用于设 计半导体晶片的工序数目促成了对电路设计510或半导体组件512的设计。 0040 本文中所描述的方法体系取决于应用可藉由各种组件来实现。例如，这些方法体 系可在硬件、固件、软件、或其任何组合中实现。对于硬件实现，这些处理单元可以在一个或 更多个专用集。
32、成电路（ASIC）、数字信号处理器（DSP）、数字信号处理器件（DSPD）、可编程逻 辑器件（PLD）、现场可编程门阵列（FPGA）、处理器、控制器、微控制器、微处理器、电子器件、 设计成执行本文中所描述功能的其他电子单元、或其组合内实现。 0041 对于固件和/或软件实现，这些方法体系可用执行本文中描述的功能的模块（例 如，规程、函数等等）来实现。任何有形地体现指令的机器可读介质可被用来实现本文中所 描述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元执行。存储器可以 实现在处理器单元内或在处理器单元外部。如本文所使用的，术语“存储器”是指任何类型 的长期、短期、易失性、非易失性、。
33、或其他存储器，且并不限于任何特定类型的存储器或特定 数目的存储器、或记忆存储在其上的介质的类型。 0042 如果以固件和/或软件实现，则各功能可作为一条或更多条指令或代码存储在计 算机可读介质上。各示例包括编码成具有数据结构的计算机可读介质和编码成具有计算 机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是 能被计算机访问的任何可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、 ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储以指令 或数据结构形式的期望程序代码且能被计算机访问的任何其他介质；如本文中所使用的盘 （d。
34、isk）和碟（disc）包括压缩碟（CD）、激光碟、光碟、数字多用碟（DVD）、软盘和蓝光碟，其中 盘常常磁学地再现数据，而碟用激光光学地再现数据。上述的组合也应被包括在计算机可 读介质的范围内。 0043 除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传 输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。指 令和数据被配置成致使一个或更多个处理器实现权利要求中概括的功能。 0044 尽管术语“硅通孔”包括“硅”字，但应注意到硅通孔未必在硅中构造。相反，该材 料可以是任何器件基底材料。 0045 尽管已详细描述了本公开及其优点，但是应当理解，可在。
35、本文中作出各种改变、替 代和变更而不会脱离如由所附权利要求所定义的本公开的技术。此外，本申请的范围无意 被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例。 如本领域的普通技术人员将容易从本公开领会到的，可以利用根据本公开的现存或今后开 发的与本文所描述的相应实施例执行基本相同的功能或实现基本相同结果的过程、机器、 制造、物质组成、装置、方法或步骤。相应地，所附权利要求旨在将这样的过程、机器、制造、 物质组成、装置、方法或步骤包括在其范围内。 说 明 书CN 102844862 A 1/11页 10 图1 说 明 书 附 图CN 102844862 A 10 2/。
36、11页 11 图2 说 明 书 附 图CN 102844862 A 11 3/11页 12 图3A 说 明 书 附 图CN 102844862 A 12 4/11页 13 图3B 说 明 书 附 图CN 102844862 A 13 5/11页 14 图3C 说 明 书 附 图CN 102844862 A 14 6/11页 15 图3D 说 明 书 附 图CN 102844862 A 15 7/11页 16 图3E 说 明 书 附 图CN 102844862 A 16 8/11页 17 图3F 说 明 书 附 图CN 102844862 A 17 9/11页 18 图3G 说 明 书 附 图CN 102844862 A 18 10/11页 19 图4 说 明 书 附 图CN 102844862 A 19 11/11页 20 图5 说 明 书 附 图CN 102844862 A 20 。