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1、(10)申请公布号 CN 102843148 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 3 1 4 8 A *CN102843148A* (21)申请号 201210374436.8 (22)申请日 2012.09.27 H03M 13/11(2006.01) (71)申请人苏州威士达信息科技有限公司 地址 215163 江苏省苏州市高新区科灵路 78号苏高新软件园7号楼102 (72)发明人蔡超时 张鹏 陈晋伦 (54) 发明名称 基于查找表的QC-LDPC串行编码器和编码方 法 (57) 摘要 基于查找表的QC-LDPC串行编码器和编码方 法。本发明涉及一种。
2、解决QC-LDPC码串行编码的 方案，其特征在于，所述的QC-LDPC串行编码器主 要由寄存器、查找表和b位二输入异或门三部分 组成。本发明提供的QC-LDPC串行编码器，能在保 持编码速度不变的条件下有效减少资源需求，具 有控制简单、资源消耗少、功耗小、成本低等优点。 (51)Int.Cl. 权利要求书1页 说明书3页 附图1页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 1 页 1/1页 2 1.一种QC-LDPC码的串行编码器，QC-LDPC码的生成矩阵G是由at个bb阶循环 矩阵G i.j 构成的阵列，其中，a、t、b是正整数，。
3、c=t-a，1ia，1jt，生成矩阵G对 应码字v=(s,p)，G的前a块列对应的是信息向量s=(e 0 ,e 1 ,e ab-1 )，后c块列对应的是校 验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s 1 ,s 2 ,s a )，校验向量p被等 分为c段，即p=(p 1 ,p 2 ,p c )，其特征在于，所述编码器包括以下部件： 寄存器R 1 R t ，寄存器R 1 R a 用于缓存信息向量s=(s 1 ,s 2 ,s a )，寄存器R a+1 R t 用 于计算和存储校验向量p=(p 1 ,p 2 ,p c )； 查找表，根据信息比特的数值和生成矩阵G的块行号输出生成矩阵的。
4、第块行中后c 块列中所有循环矩阵的首行，其中，1a； b位二输入异或门A 1 A c ，将查找表的c个b位输出值分别累加到寄存器R a+1 R t 中。 2.如权利要求1所述的串行编码器，其特征在于，所述查找表受控于信息比特的数值 和生成矩阵G的块行号：如果当前输入的信息比特是0，那么查找表输出全零；否则，查 找表的c个b位输出端分别输出生成矩阵第块行中后c块列的循环矩阵的首行。 3.一种QC-LDPC码的串行编码方法，QC-LDPC码的生成矩阵G是由at个bb阶循 环矩阵G i,j 构成的阵列，其中，a、t、b是正整数，c=t-a，1ia，1jt，生成矩阵G 对应码字v=(s,p)，G的前a。
5、块列对应的是信息向量s=(e 0 ,e 1 ,e ab-1 )，后c块列对应的是 校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s 1 ,s 2 ,s a )，校验向量p被 等分为c段，即p=(p 1 ,p 2 ,p c )，其特征在于，所述编码方法包括以下步骤： 第1步，清零寄存器R a+1 R t ； 第2步，输入信息比特e k ，寄存器R 1 R a 串行左移1次，缓冲信息向量s，查找表的块 行号控制端输入，查找表根据和e k 的数值选择输出，b位二输入异或门A l 将查找表 的第l个b位输出端与寄存器R a+1 串行循环左移1次的结果相加，和存回寄存器R a+l ，其中，。
6、 0kab，1lc，符号k/b表示不大于k/b的最大整数； 第3步，以1为步长递增改变k的取值，重复第2步ab次，直到整个信息向量s输入完 毕，此时，寄存器R 1 R a 存储的是信息向量s=(s 1 ,s 2 ,s a )，寄存器R a+1 R t 存储的是校 验向量p=(p 1 ,p 2 ,p c )； 第4步，并行输出码字v=(s,p)。 权 利 要 求 书CN 102843148 A 1/3页 3 基于查找表的 QC-LDPC 串行编码器和编码方法 技术领域 0001 本发明涉及通信领域，特别涉及一种通信系统中QC-LDPC码编码器的串行实现方 法。 背景技术 0002 由于在传输信道。
7、中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避 免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。 0003 低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优 异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种 特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator ,SRAA）加以实现。 0004 SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由at个bb 阶循环矩阵G i,。
8、j （1ia,1jt）构成的阵列，t=a+c。与信息向量对应的一部分生 成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成 一次编码需要ab+t个时钟周期，需要(c+t)b个寄存器、cb个二输入与门和cb个二输入异 或门。此外，还需要acb比特ROM存储循环矩阵的首行。当采用硬件实现低速编码时，串行 SRAA法需要较多的存储器和寄存器，势必会造成设备成本高，功耗大。 发明内容 0005 针对QC-LDPC码低速编码的现有实现方案中存在的资源需求量大缺点，本发明提 供了一种基于查找表的串行编码方法，能在保持编码速度不变的前提下，减少资源需求。 0006 如图1所示。
9、，QC-LDPC码的串行编码器主要由3种功能模块组成：寄存器、查找表 和b位二输入异或门。整个编码过程分4步完成：第1步，清零寄存器R a+1 R t ；第2步，输 入信息比特e k （0kab），寄存器R 1 R a 串行左移1次，缓冲信息向量s，查找表的块行 号控制端输入=k/b+1（符号k/b表示不大于k/b的最大整数），查找表根据和e k 的数值选择输出，b位二输入异或门A l （1lc）将查找表的第l个b位输出端与寄存 器R a+l 串行循环左移1次的结果相加，和存回寄存器R a+l ；第3步，以1为步长递增改变k的 取值，重复第2步ab次，直到整个信息向量s输入完毕；第4步，并行输。
10、出码字v=(s,p)。 0007 本发明提供的QC-LDPC串行编码器，能在保持编码速度不变的前提下有效减少资 源需求，从而达到降低硬件成本和功耗的目的。 0008 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。 附图说明 0009 图1是QC-LDPC码的串行编码器整体结构； 0010 图2给出了查找表的输出与信息比特的数值和生成矩阵G的块行号之间的关 系； 说 明 书CN 102843148 A 2/3页 4 0011 图3比较了传统的串行SRAA法与本发明的资源消耗。 具体实施方式 0012 下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。 0。
11、013 QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵 构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一 行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是 前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的 集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G 是由at个bb阶循环矩阵G i,j （1ia,1jt）构成的阵列： 0014 0015 G（或H）的连续b行和b列分别被称为块行和块列。 0016 生成矩阵G对应码字v=(。
12、s,p)，G的前a块列对应的是信息向量s=(e 0 ,e 1 ，,e ab-1 )， 后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s=(s 1 ,s 2 , ,s a )；校验向量p被等分为c段，即p=(p 1 ,p 2 ,p c )。 0017 由式(1)和循环矩阵的特点，图1给出了QC-LDPC码的串行编码器，它主要由寄 存器、查找表和b位二输入异或门三种功能模块组成。寄存器R 1 R a 用于缓存信息向量 s=(s 1 ,s 2 ,sa)，寄存器R a+1 R t 用于计算和存储校验向量p=(p 1 ,p 2 ,p c )，b位二输入 异或门A 1 A c 将查。
13、找表的c个b位输出值分别累加到寄存器R a+1 R t 中。 0018 查找表有两个控制量：信息比特的数值和生成矩阵G的块行号（1a）， 图2给出了查找表的输出与两个控制量之间的关系。如果当前输入的信息比特是0，那么查 找表输出全零；否则，查找表的c个b位输出端分别输出生成矩阵第块行中后c块列的 循环矩阵的首行。 0019 本发明提供了一种QC-LDPC码的串行编码方法，结合QC-LDPC码的串行编码器（如 图1所示），其编码步骤描述如下： 0020 第1步，清零寄存器R a+1 R t ； 0021 第2步，输入信息比特e k （0kab），寄存器R 1 R a 串行左移1次，缓冲信息向 量。
14、s，查找表的块行号控制端输入=k/b+1（符号k/b表示不大于k/b的最大整数），查 找表根据和e k 的数值选择输出，b位二输入异或门A l （1lc）将查找表的第l个 b位输出端与寄存器R a+1 串行循环左移1次的结果相加，和存回寄存器R a+1 ； 0022 第3步，以1为步长递增改变k的取值，重复第2步ab次，直到整个信息向量s输 入完毕，此时，寄存器R 1 R a 存储的是信息向量s=(s 1 ,s 2 ,s a )，寄存器R a+1 R t 存储的 是校验向量p=(p 1 ,p 2 ,p c )； 0023 第4步，并行输出码字v=(s,p)。 0024 从以上步骤不难看出，整个。
15、编码过程共需ab+t个时钟周期，这与传统的串行SRAA 说 明 书CN 102843148 A 3/3页 5 法完全相同。 0025 图3比较了传统的串行SRAA法与本发明的资源消耗。注意，这里将查找表的基本 查找单元视为一个二输入与门。从图3可清楚看到，本发明使用的异或门和与门数量与串 行SRAA法完全相同，本发明的优势是无需存储器，使用了较少的寄存器。综上可见，与传统 的串行SRAA法相比，本发明保持了编码速度，具有控制简单、资源消耗少、功耗小、成本低 等优点。 0026 以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本 发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。 说 明 书CN 102843148 A 1/1页 6 图1 图2 图3 说 明 书 附 图CN 102843148 A 。