一种应变Si垂直沟道SOI BiCMOS集成器件及制备方法技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种应变Si垂直沟道SOIBiCMOS集成器件及制备方法。
背景技术
集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础，而且正创造着信息时代的硅文化。
由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。
但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度 等原因的限制,不能再按工业界普遍采用的等比例缩小的方法来提高器件与集成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进一步提高。
为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供一种应变Si垂直沟道SOI BiCMOS集成器件及电路制备方法，以实现利用应变Si材料迁移率各向异性的特点，在600～800℃，制备出性能增强的应变Si垂直沟道SOI BiCMOS集成器件及电路。
本发明的目的在于提供一种应变Si垂直沟道SOI BiCMOS集成器件，所述应变Si BiCMOS器件采用SOI双多晶SiGe HBT，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
进一步、所述NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
进一步、所述PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。
进一步、所述SiGe HBT采用SOI衬底制备。
进一步、SiGe HBT器件的基区为应变SiGe材料。
进一步、SiGe HBT器件的发射极和基极采用多晶硅接触。
本发明的另一目的在于提供一种应变Si垂直沟道SOI BiCMOS集成器件的 制备方法，所述制备方法包括如下步骤：
第一步、选取氧化层厚度为150~400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长Si外延层，厚度为250～300nm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25％，厚度为20~60nm，P型掺杂，掺杂浓度为5×1018~5×1019cm-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO2；
第五步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和 一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215~325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第八步、光刻发射区域，对该区域进行N型杂质注入，使发射电极接触区掺杂浓度为1×1017～5×1017cm-3，形成发射区；
第九步、光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；
第十步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为2～3μm的深槽，刻透衬底中的氧化层，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区（即深槽）选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.7～2.0μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1018cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3，作为PMOS器件的沟道；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P 型轻掺杂源漏结构（P-LDD）；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的有源区；
第十一步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS器件有源区选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.8～2.3μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1016～5×1017cm-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十二步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2，形成浅槽隔离；
第十三步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十四步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃， 在栅沟槽中淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；
第十五步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻NMOS器件有源区，利用原子层化学汽淀积（ALCVD）方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×1020cm-3，Ge组分为10～30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1～5×1018cm-3；
第十六步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×1020cm-3；
第十七步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；淀积金属，光刻引线，构成MOS导电沟道为22～45nm的应变Si垂直沟道SOI BiCMOS集成器件。
进一步、所述PMOS器件沟道长度根据第十步淀积的N型应变Si层厚度确定，取22～45nm，NMOS器件的沟道长度由工艺决定，取22～45nm。
进一步、其中，基区厚度根据第三步SiGe的外延层厚度来决定，取20～ 60nm。
进一步、所述制备方法中应变Si CMOS器件制造过程中所涉及的最高温度根据第三步到第十七步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
本发明的另一目的在于提供一种应变Si垂直沟道SOI BiCMOS集成器件及集成电路的制备方法，所述制备方法包括如下步骤：
步骤1，外延材料制备的实现方法为：
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×1018cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤2，器件深槽隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μm的深；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离；
步骤3，集电极浅槽隔离制备的实现方法为：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，SiGe HBT形成的实现方法为：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT；
步骤6，PMOS器件有源区外延材料制备的实现方法为：
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中选择性生 长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.7μm的P型SiGe层，Ge组分底部为0％，上层为25%的梯度分布，掺杂浓度为1×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1016cm-3；
（6g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区；
步骤7，NMOS器件有源区材料制备的实现方法为：
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.8m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为1×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3，形成NMOS器件有源区；
步骤8，PMOS器件隔离和漏沟槽制备的实现方法为：
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂 浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤9，PMOS器件形成的实现方法为：
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件；
步骤10，NMOS器件形成的实现方法为：
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×1020cm-3，最终形成NMOS器件；
步骤11，构成BiCMOS集成电路的实现方法为：
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属钛（Ti），合金；
（11d）形成金属接触；淀积金属，光刻引线，构成MOS导电沟道为22nm的应变Si垂直沟道SOI BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制造的BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；
2．本发明制造的BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各相异性，在水平方向引入张应变，提高了NMOS器件电子迁移 率；在垂直方向引入压应变，提高了PMOS器件空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；
3．本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；
4．本发明制备的BiCMOS器件结构中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
5．本发明制备的BiCMOS器件中的CMOS结构，MOS器件采用了高K值的HfO2作为栅介质，提高了MOS器件的栅控能力，增强了CMOS器件的电学性能；
6．本发明制备的BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
7．本发明制备应变Si垂直沟道CMOS器件是在双极器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
8.本发明制备应变Si垂直沟道SOI BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变Si弛豫的工艺温度，因此该制备方法能有效地保持应变Si的特性，提高器件与集成电路的性能。
附图说明
图1是本发明应变Si垂直沟道SOI BiCMOS集成器件及电路制备方法的 实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种应变Si垂直沟道SOI BiCMOS集成器件，所述应变Si BiCMOS器件采用SOI双多晶SiGe HBT，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
作为本发明实施例的一优化方案，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
作为本发明实施例的一优化方案，PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。
作为本发明实施例的一优化方案，SiGe HBT采用SOI衬底制备。
作为本发明实施例的一优化方案，SiGe HBT器件的基区为应变SiGe材料。
作为本发明实施例的一优化方案，SiGe HBT器件的发射极和基极采用多晶硅接触。
以下参照附图1，对本发明制备应变Si垂直沟道SOI BiCMOS集成器件及电路的工艺流程作进一步详细描述。
实施例1：制备沟道长度为22nm的应变Si垂直沟道SOI BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延材料制备。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×1018cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μm的深；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT。
步骤6，PMOS器件有源区外延材料制备。
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.7μm的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为1×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择 性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1016cm-3；
（6g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.8m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为1×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性 生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3，形成NMOS器件有源区。
步骤8，PMOS器件隔离和漏沟槽制备。
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤9，PMOS器件形成。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件。
步骤10，NMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自 对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×1020cm-3，最终形成NMOS器件。
步骤11，构成BiCMOS集成电路。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属钛（Ti），合金；
（11d）形成金属接触；淀积金属，光刻引线，构成MOS导电沟道为22nm的应变Si垂直沟道SOI BiCMOS集成器件及电路。
实施例2：制备沟道长度为30nm的应变Si垂直沟道SOI BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延材料制备。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5×1016cm-3的N型Si，厚度为120nm；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为5×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度为40nm的SiGe层，作为基区，该层Ge组分为20%，掺杂浓度为1×1019cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层 厚度15nm的未掺杂的本征Si层；
（1e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度240nm的未掺杂的本征Poly-Si层。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（2c）光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μm的深槽；
（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2， 形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为5×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为3×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极 接触区掺杂浓度为5×1019cm-3，形成集电极；
（5f）对衬底在1000℃温度下，退火60s，进行杂质激活，形成SiGe HBT。
步骤6，PMOS器件有源区外延材料制备。
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2.4μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽中选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为1.8μm的P型SiGe层，Ge组分底部为0％，上层为20%的梯度分布，掺杂浓度为3×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20％，厚度为300nm的P型SiGe层，掺杂浓度为8×1019cm-3，作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在700℃，在P型SiGe层上选择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在700℃，在P型应变Si层上选择性生长一层厚度为30nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为1×1017cm-3；
（6g）用化学汽相淀积（CVD）的方法，在700℃，在N型应变Si层上选择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在700℃，在应变Si层上选择性生长一层厚度为300nm的Ge组分固定为20%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为8×1019cm-3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。
（7a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为2.4μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为2.1μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为20%，掺杂浓度为3×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为1×1017cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上生长一层厚度为12nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为1×1017cm-3，形成NMOS器件有源区。
步骤8，PMOS器件隔离和漏沟槽制备。
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源 漏隔离区刻蚀出深度为0.4μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.5μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤9，PMOS器件形成。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为8nm；
（9d）利用化学汽相淀积（CVD）方法，在700℃，在栅沟槽中淀积掺杂浓度为3×1020cm-3的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件。
步骤10，NMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（10b）光刻NMOS器件有源区，利用（原子层化学汽相淀积（ALCVD）方法，在350℃，在NMOS器件有源区表面淀积一层厚度为8nm的HfO2层，作为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为20%，厚度为240nm，掺杂浓度为3×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为3×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层4nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到3×1020cm-3，最终形成NMOS器件。
步骤11，构成BiCMOS集成电路。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属钛（Ti），合金；
（11d）形成金属接触；淀积金属，光刻引线，构成MOS导电沟道为30nm的应变Si垂直沟道SOI BiCMOS集成器件及电路。
实施例3：制备沟道长度为45nm的应变Si垂直沟道SOI BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延材料制备。
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为300nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1017cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度为60nm的SiGe层，作为基区，该层Ge组分为25%，掺杂浓度为5×1019cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度20nm的未掺杂的本征Si层；
（1e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度300nm的未掺杂的本征Poly-Si层。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（2c）光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μm的深槽；
（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm 的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1020cm-3，形成基极；
（5d）；光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为5×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极；
（5f）对衬底在1100℃温度下，退火15s，进行杂质激活，形成SiGe HBT。
步骤6，PMOS器件有源区外延材料制备。
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2.9μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽中选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择 性生长一层厚度为2.0μm的P型SiGe层，Ge组分底部为0％，上层为15%的梯度分布，掺杂浓度为5×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15％，厚度为400nm的P型SiGe层，掺杂浓度为1×1020cm-3，作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在750℃，在P型SiGe层上选择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在750℃，在P型应变Si层上选择性生长一层厚度为45nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×1017cm-3；
（6g）用化学汽相淀积（CVD）的方法，在750℃，在N型应变Si层上选择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为P型轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在750℃，在应变Si层上选择性生长一层厚度为400nm的Ge组分固定为15%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为1×1020cm-3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。
（7a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为2.8μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为2.3μm的P型SiGe层，Ge组分梯度分布，底部为0％，顶部为15％，掺杂浓度为5×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为5×1017cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上生长一层厚度为15nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1017cm-3，形成NMOS器件有源区。
步骤8，PMOS器件隔离和漏沟槽制备。
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.5μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.6μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤9，PMOS器件形成。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.7μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为10nm；
（9d）利用化学汽相淀积（CVD）方法，在800℃，在栅沟槽中淀积掺杂浓度为5×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件。
步骤10，NMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在400℃，在NMOS器件有源区表面淀积一层厚度为10nm的HfO2层，作为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为10%，厚度为300nm，掺杂浓度为5×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为5×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在800℃，在NMOS器件有源区表面淀积一层5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到5×1020cm-3，最终形成NMOS器件。
步骤11，构成BiCMOS集成电路。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属钛（Ti），合金；
（11d）形成金属接触；淀积金属，光刻引线，构成MOS导电沟道为45nm的应变Si垂直沟道SOI BiCMOS集成器件及电路。
本发明实施例提供的应变Si垂直沟道SOI BiCMOS集成器件及制备方法具有如下优点：
1．本发明制造的BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；
2．本发明制造的BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各相异性，在水平方向引入张应变，提高了NMOS器件电子迁移 率；在垂直方向引入压应变，提高了PMOS器件空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；
3．本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；
4．本发明制备的BiCMOS器件结构中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
5．本发明制备的BiCMOS器件中的CMOS结构，MOS器件采用了高K值的HfO2作为栅介质，提高了MOS器件的栅控能力，增强了CMOS器件的电学性能；
6．本发明制备的BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
7．本发明制备应变Si垂直沟道CMOS器件是在双极器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
8.本发明制备应变Si垂直沟道SOI BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变Si弛豫的工艺温度，因此该制备方法能有效地保持应变Si的特性，提高器件与集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。