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1、(10)申请公布号 CN 102918644 A (43)申请公布日 2013.02.06 C N 1 0 2 9 1 8 6 4 4 A *CN102918644A* (21)申请号 201280001527.5 (22)申请日 2012.03.12 2011-113981 2011.05.20 JP H01L 21/82(2006.01) H01L 21/3205(2006.01) H01L 21/822(2006.01) H01L 23/52(2006.01) H01L 27/04(2006.01) (71)申请人松下电器产业株式会社 地址日本大阪府 (72)发明人柴田英则 岛田纯一 深。
2、泽浩公 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人汪惠民 (54) 发明名称 半导体装置 (57) 摘要 在半导体装置上的第1以及第2布线的附近 配置密度高的第1虚设过孔图案，并且在比第1虚 设过孔图案远离第1以及第2布线的地方配置密 度低的第2虚设过孔图案。据此，能够与有无连接 第1布线和第2布线的过孔无关地，在达成按每种 半导体工艺制定的设计标准的同时，抑制由虚设 过孔引起的布局CAD数据的文件尺寸的庞大化。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.11.30 (86)PCT申请的申请数据 PCT/JP2012/001678 2012.0。
3、3.12 (87)PCT申请的公布数据 WO2012/160736 JA 2012.11.29 (51)Int.Cl. 权利要求书2页 说明书13页 附图27页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 13 页 附图 27 页 1/2页 2 1.一种半导体装置，具有基板、和形成在所述基板上的第1布线层以及第2布线层，其 中，所述半导体装置具备： 第1布线，其形成在所述第1布线层； 层间绝缘膜，其形成在所述第1布线层和所述第2布线层之间； 第2布线，其形成在所述第2布线层； 过孔，其贯通所述层间绝缘膜，并且将所述第1布线和所述第2布线进行连接； 第。
4、1虚设布线，其形成在所述第1布线层； 第2虚设布线，其形成在所述第2布线层；以及 虚设过孔，其贯通所述层间绝缘膜，并且将所述第1虚设布线和所述第2虚设布线进行 连接； 由多个所述虚设过孔构成并且配置在所述第1布线以及第2布线的附近的第1虚设过 孔图案的密度高于由多个所述虚设过孔构成并且配置在比所述第1虚设过孔图案远离所 述第1布线以及第2布线的地方的第2虚设过孔图案的密度。 2.根据权利要求1所述的半导体装置，其特征在于， 构成所述第1虚设过孔图案的各虚设过孔间的距离小于构成所述第2虚设过孔图案的 各虚设过孔间的距离。 3.根据权利要求1所述的半导体装置，其特征在于， 所述第1虚设布线的延伸方。
5、向和所述第2虚设布线的延伸方向正交。 4.根据权利要求1所述的半导体装置，其特征在于， 所述第1虚设布线的延伸方向与所述第1布线层中的优先布线方向相同，所述第2虚 设布线的延伸方向与所述第2布线层中的优先布线方向相同。 5.根据权利要求1所述的半导体装置，其特征在于， 所述第1虚设布线的延伸方向与所述第1布线层中的优先布线方向正交，所述第2虚 设布线的延伸方向与所述第2布线层中的优先布线方向正交。 6.根据权利要求1所述的半导体装置，其特征在于， 所述半导体装置具备由以均等的间距并列配置的多根所述第1虚设布线构成的第1虚 设布线图案。 7.根据权利要求6所述的半导体装置，其特征在于， 构成所述。
6、第1虚设布线图案的各第1虚设布线的布线宽度均等。 8.根据权利要求6所述的半导体装置，其特征在于， 所述第1布线被设置了多根， 构成所述第1虚设布线图案的各第1虚设布线的布线宽度与所述第1布线的布线宽 度中的最小布线宽度相等，并且布线间隔与所述第1布线彼此的布线间隔中的最小间隔相 等。 9.根据权利要求6所述的半导体装置，其特征在于， 所述半导体装置具备由以均等的间距并列配置的多根所述第1布线构成的第1布线图 案， 所述第1虚设布线图案的间距是所述第1布线图案的间距的整数倍。 10.根据权利要求1所述的半导体装置，其特征在于， 权 利 要 求 书CN 102918644 A 2/2页 3 所述。
7、半导体装置具备由以均等的间距并列配置的多根所述第2虚设布线构成的第2虚 设布线图案。 11.根据权利要求10所述的半导体装置，其特征在于， 构成所述第2虚设布线图案的各第2虚设布线的布线宽度均等。 12.根据权利要求10所述的半导体装置，其特征在于， 所述第2布线被设置了多根， 构成所述第2虚设布线图案的各第2虚设布线的布线宽度与所述第2布线的布线宽 度中的最小布线宽度相等，并且布线间隔与所述第2布线彼此的布线间隔中的最小间隔相 等。 13.根据权利要求10所述的半导体装置，其特征在于， 所述半导体装置具备由以均等的间距并列配置的多根所述第2布线构成的第2布线图 案， 所述第2虚设布线图案的间。
8、距是所述第2布线图案的间距的整数倍。 14.根据权利要求1所述的半导体装置，其特征在于， 所述第1虚设布线以及第2虚设布线的形状是矩形，并且以均等的间距被配置为矩阵 状。 15.根据权利要求14所述的半导体装置，其特征在于， 所述第1虚设布线和第2虚设布线构成为：所述矩形的一条边的长度彼此以及另一条 边的长度彼此相等，并且行方向的间距彼此以及列方向的间距彼此相等。 16.根据权利要求1所述的半导体装置，其特征在于， 所述第1虚设布线和所述第2虚设布线的重叠区域的中心与所述虚设过孔的中心一 致。 17.根据权利要求1所述的半导体装置，其特征在于， 所述半导体装置具备：由沿列方向延伸、并且以均等的。
9、第1间距并列配置的多根所述 第1虚设布线构成的第1虚设布线图案；和 由沿行方向延伸、并且以均等的第2间距并列配置的多根所述第2虚设布线构成的第 2虚设布线图案； 所述第1虚设过孔图案以及第2虚设过孔图案在所述第1虚设布线图案和所述第2虚 设布线图案重叠的重叠区域包括以所述第1间距以及所述第2间距的N倍的间距分别在行 方向及列方向上配置的第1虚设过孔，其中，N是正整数。 18.根据权利要求17所述的半导体装置，其特征在于， 所述N是偶数， 所述第1虚设过孔图案以及第2虚设过孔图案除了包括所述第1虚设过孔之外，还包 括配置在位于多根第1假想线和多根第2假想线的交点的所述重叠区域的第2虚设过孔， 所。
10、述多根第1假想线通过在行方向上相邻的两个所述第1虚设过孔的中点，并且分别沿列 方向延伸，所述多根第2假想线通过在列方向上相邻的两个所述第1虚设过孔的中点，并且 分别沿行方向延伸。 权 利 要 求 书CN 102918644 A 1/13页 4 半导体装置 技术领域 0001 本发明涉及具有多层布线层的半导体装置的过孔(via)的配置构造。 背景技术 0002 近年来，由于以LSI(Large Scale Integrated circuit，大规模集成电路)为首的 半导体装置的高速化，正在积极地推进构成该半导体装置的多层布线的层间绝缘膜的低介 电常数(Low-k)化。一般，低相对介电常数膜是通。
11、过降低用于该膜的材料的密度、或者排除 用于膜的材料中的极性来形成的。但是，用这种方式形成的膜，一般杨氏模量等的物性值较 低，因此机械强度降低。 0003 此外，一直以来，在形成布线层时，广泛使用CMP(Chemical-Mechanical Polishing，化学机械抛光)工艺。在CMP工艺中，为了确保布线层中的平坦性，除了形成作 为电路发挥电气功能的布线之外，还形成不作为电路发挥电气功能的虚设(dummy)布线。 该虚设布线不仅用于这种确保平坦性的用途，伴随近年的层间绝缘膜的Low-k化，还担当 确保层间绝缘膜的机械强度的任务。 0004 进而，在将Low-k材料也用于上下布线层间的过孔层。
12、的情况下，该过孔层的机械 强度也成为问题。即，多层布线的层叠方向(纵向)的机械强度降低，有可能损坏布线的可 靠性。因此，在上下布线层间的过孔层中也设置不作为电路发挥电气功能的虚设过孔。该 虚设过孔不与构成电路的布线连接，而与虚设布线连接。而且，一般由按每种半导体工艺而 制定的设计标准等来规定的虚设过孔的设计标准，与虚设布线同样地通过每单位面积的密 度、有无位于虚设过孔的上下层的虚设布线、以及与虚设布线的悬垂(overhang)量等来规 定。 0005 在此，一般虚设过孔和过孔的合计密度不是如虚设布线和布线的合计密度(例 如，2080)那样大的值。此外，虚设过孔和过孔的合计密度的设计标准是大于0。
13、.1 等仅受下限值限制的比较小的值。一般，用于遵守这些设计标准的虚设过孔被配置在上下 2层的虚设布线彼此的重叠区域。 0006 此外，一般虚设布线的形状与布线同样地是线和空间的重复形状。而且，在上下2 层的各个虚设布线的延伸方向正交的情况下，虚设过孔在遵守过孔彼此的间隔等的设计标 准的范围内在行列方向上具有均等的间距地配置在通过在上下层间正交的虚设布线交叉 而形成的重叠区域。 0007 在专利文献1中公开了为了抑制加感(loading)效应而设置虚设接触点的技术的 例子。此外，在专利文献2中公开了为了降低过孔不良、接触不良而配置虚设过孔、虚设接 触点的技术的例子。 0008 在先技术文献 00。
14、09 专利文献 0010 专利文献1：JP特开平6-85080号公报 0011 专利文献2：JP特开平8-97290号公报 说 明 书CN 102918644 A 2/13页 5 发明内容 0012 在按照达成虚设过孔和过孔的合计密度的设计标准的方式配置虚设过孔时，考虑 在配置虚设过孔的周边电路没有将布线彼此连接的过孔的情况，需要非常高密度地配置虚 设过孔。具体而言，例如在存在构成电路的布线虽然集中、但基本上没有过孔的区域的情况 下，在将该周边包含在内的区域中，虚设过孔和过孔的合计密度成为非常小的值。因此，需 要使配置在虚设布线的虚设过孔的密度大幅提高，以确保虚设过孔和过孔的合计密度。 001。
15、3 但是，在高密度地配置了虚设过孔的情况下，所配置的虚设过孔的个数成为庞大 的数目，存在表现该虚设过孔图案的布局CAD数据的文件尺寸变得庞大的问题。该结果，在 配置了虚设过孔图案后的设计工序中，存在与供应了布局CAD数据的磁盘系统之间的数据 读写需要庞大的时间的问题、以及文件尺寸过大从而不能完全存储到磁盘系统等的问题。 0014 本发明的一种方式提供一种具有基板、和形成在基板上的第1以及第2布线层的 半导体装置，其具有：形成在第1布线层的第1布线、形成在第1布线层和第2布线层之间 的层间绝缘膜、和形成在第2布线层的第2布线。进而具备：贯通层间绝缘膜并且将第1布 线和第2布线进行连接的过孔、形成。
16、在第1布线层的第1虚设布线、形成在第2布线层的第 2虚设布线、和贯通层间绝缘膜并且将第1虚设布线和第2虚设布线进行连接的虚设过孔。 进而，由多个虚设过孔构成并且配置在第1以及第2布线的附近的第1虚设过孔图案的密 度高于由多个虚设过孔构成并且配置在比第1虚设过孔图案远离第1以及第2布线的地方 的第2虚设过孔图案的密度。 0015 根据该方式，在第1以及第2布线的附近，配置密度高的第1虚设过孔图案，并且 在比第1虚设过孔图案远离第1以及第2布线的地方，配置密度低的第2虚设过孔图案。 据此，能够进行与有无连接第1布线和第2布线的过孔相匹配的虚设过孔的配置，即，与过 孔较少的区域相匹配来没有过剩地配置。
17、虚设过孔，从而达成按每种半导体工艺制定的设计 标准。即，能够在达成按每种半导体工艺制定的设计标准的同时，抑制表现虚设过孔的布局 CAD数据的文件尺寸的庞大化。 附图说明 0016 图1是表示从上方观察第1实施方式所涉及的半导体装置时的布线布局的俯视 图。 0017 图2是表示第1实施方式所涉及的布线辅助图案的生成方法的流程图。 0018 图3是表示在第1实施方式所涉及的布线辅助图案的生成方法中第1虚设过孔能 配置区域提取步骤的详细情况的流程图。 0019 图4是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0020 图5是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过。
18、程的图。 0021 图6是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0022 图7是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0023 图8是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0024 图9是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0025 图10是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 说 明 书CN 102918644 A 3/13页 6 0026 图11是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0027 图12是用于说明第1实施方式所涉及的布线。
19、辅助图案的生成方法的过程的图。 0028 图13是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0029 图14是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0030 图15是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0031 图16是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0032 图17是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0033 图18是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0034 图19是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的。
20、图。 0035 图20是用于说明第1实施方式所涉及的布线辅助图案的生成方法的过程的图。 0036 图21A是表示虚设过孔图案的配置规格的变形例的图。 0037 图21B是表示虚设过孔图案的配置规格的变形例的图。 0038 图21C是表示虚设过孔图案的配置规格的变形例的图。 0039 图22是表示从上方观察第1实施方式所涉及的半导体装置时的布线布局的其他 例的俯视图。 0040 图23是表示从上方观察第2实施方式所涉及的半导体装置时的布线布局的俯视 图。 0041 图24是用于说明第2实施方式所涉及的布线辅助图案的生成方法的过程的图。 0042 图25是用于说明第2实施方式所涉及的布线辅助图案的。
21、生成方法的过程的图。 0043 图26是表示用于说明本发明的从上方观察半导体装置时的一般的布线布局的俯 视图。 0044 图27是表示用于说明本发明的从上方观察半导体装置时的一般的布线布局的其 他例的俯视图。 具体实施方式 0045 (发明的概念) 0046 图26以及图27是表示用于说明本发明的从上方观察半导体装置时的一般的布线 布局的俯视图。 0047 图26的布线布局具备形成在第1布线层的第1布线201a201f、和在第1布线 层中形成于第1布线201a201f的空隙部分的第1虚设布线图案204。而且，具备：形成 在第2布线层的第2布线202a202i、在第2布线层中形成于第2布线202。
22、a202i的空 隙部分的第2虚设布线图案206、过孔203a203i、和虚设过孔图案221。另外，虽然未在 图26中进行图示，但是在第1布线层和第2布线层之间形成有层间绝缘膜。 0048 过孔203a203i贯通第1布线层和第2布线层之间的层间绝缘膜，将第1布线 201a201f和第2布线202a202i进行连接。 0049 虚设过孔图案221贯通第1布线层和第2布线层之间的层间绝缘膜，将第1虚设 布线图案204和第2虚设布线图案206进行连接。 0050 在图26中，在第1布线201a中没有配置过孔。因此，第1布线201a的周边区域 的过孔的每单位面积的密度是0(零)。因此，为了提高过孔和虚。
23、设过孔的合计过孔面积率， 说 明 书CN 102918644 A 4/13页 7 需要高密度地配置虚设过孔图案221。 0051 图26所示的虚设过孔图案221是在满足按每种半导体工艺而制定的设计标准的 范围内，按照提高虚设过孔的密度的方式较窄地设定其配置间隔进行配置的例子。在此，在 将第1虚设布线图案204和第2虚设布线图案206的重叠区域中相邻的图案的中心间的距 离定义为1间距时，对于虚设过孔图案221而言，虚设过孔-虚设过孔间的距离被设定为2 间距，以2间距的均等的间距配置虚设过孔。 0052 由此，所配置的虚设过孔的个数成为庞大的数目，表现虚设过孔图案221的布局 CAD数据的文件尺寸。
24、变得庞大。例如，根据一种一般的布局CAD数据格式即GDSII格式来存 储该布局CAD数据时，作为芯片尺寸水平的数据，有时变为数十GB(gigabyte)。据此，在配 置了虚设过孔图案221后的设计工序中，存在与保存了布局CAD数据的磁盘系统之间的读 写需要庞大的时间的问题、以及文件尺寸过大从而不能完全存储到磁盘系统等的问题。 0053 图27示出了如下例子：为了抑制表现虚设过孔图案的布局CAD数据的文件尺寸的 庞大化，作为每单位面积的虚设过孔的密度，在第1以及第2虚设布线图案204、206的重叠 区域中配置了满足按每种半导体工艺而制定的设计标准的最低限度的低密度的虚设过孔。 具体而言，在图27。
25、中，将虚设过孔图案222中的虚设过孔的配置间距从图26的2间距变更 为6间距。 0054 据此，与图26所示的虚设过孔图案221相比，虚设过孔图案222在同一面积内， 虚设过孔的个数降低为九分之一，抑制了表现虚设过孔图案222的布局CAD数据的文件尺 寸的庞大化。但是，存在如下问题：虽然在如第1布线201b201f以及第2布线202b 202i那样存在过孔203a203i的布线的周边，虚设过孔和过孔的合计每单位面积的密度 满足设计标准，但是在如第1布线201a以及第2布线202a那样不存在过孔的布线的周边， 过孔和虚设过孔的合计每单位面积的密度不能满足设计标准。 0055 也就是说，在图26、。
26、图27所示的布线布局中，若配置虚设过孔使得达成每单位面 积的虚设过孔和过孔的合计密度的设计标准，则布局CAD数据的文件尺寸变得庞大，另一 方面，若配置虚设过孔使得抑制布局CAD数据的文件尺寸的增加，则难以达成每单位面积 的虚设过孔和过孔的合计密度的设计标准。 0056 因此，本发明的一种方式如下：作为具有基板、和形成在基板上的第1以及第2布 线层的半导体装置，具有形成在第1布线层的第1布线、形成在第1布线层与第2布线层之 间的层间绝缘膜、和形成在第2布线层的第2布线。进而具备：贯通层间绝缘膜并且使第1 布线和第2布线连接的过孔、形成在第1布线层的第1虚设布线、形成在第2布线层的第2 虚设布线、。
27、和贯通层间绝缘膜并且使第1虚设布线和第2虚设布线连接的虚设过孔。进而， 由多个虚设过孔构成的配置在第1以及第2布线附近的第1虚设过孔图案的密度高于第2 虚设过孔图案的密度，所述第2虚设过孔图案由多个虚设过孔构成，并且被配置为比第1虚 设过孔图案远离第1以及第2布线。 0057 根据该方式，在第1以及第2布线附近，配置密度高的第1虚设过孔图案，在比第 1虚设过孔图案远离第1以及第2布线的地方配置密度低的第2虚设过孔图案。据此，例 如在存在连接第1布线和第2布线的过孔较少的区域的情况下，也可以提高配置在第1以 及第2布线附近的虚设过孔的密度，所以能够满足由按每种半导体工艺的设计标准等规定 的过孔和。
28、虚设过孔的合计密度的设计标准。另一方面，在比第1虚设过孔图案远离第1以 说 明 书CN 102918644 A 5/13页 8 及第2布线的地方，使虚设过孔的密度变低。即，在该密度低的比第1虚设过孔图案远的地 方，能够抑制表现虚设过孔图案的布局CAD数据的庞大化。据此，能够与有无连接第1布线 和第2布线的过孔、即给定区域中的连接第1布线和第2布线的过孔的疏密无关，不会过剩 地配置虚设过孔地，达成按每种半导体工艺而制定的设计标准。即，能够在达成按每种半导 体工艺而制定的设计标准的同时，抑制表现虚设过孔图案的布局CAD数据的文件尺寸的庞 大化。 0058 而且，在本发明的一种方式的半导体装置中，优。
29、选构成第1虚设过孔图案的各虚 设过孔间的距离小于构成第2虚设过孔图案的各虚设过孔间的距离。 0059 此外，本发明的一方式的半导体装置优选具备由以均等的间距并列地配置的多根 第1虚设布线构成的第1虚设布线图案。 0060 此外，本发明的一方式的半导体装置优选具备由以均等的间距并列地配置的多根 第2虚设布线构成的第2虚设布线图案。 0061 此外，本发明的一方式的半导体装置的第1以及第2虚设布线优选形状为矩形，并 且以均等的间距配置为矩阵状。 0062 此外，在本发明的一方式的半导体装置中，优选第1虚设布线和第2虚设布线的重 叠区域的中心与虚设过孔的中心一致。 0063 以下，参照附图来说明本发。
30、明的实施方式。 0064 0065 图1是表示从上方观察本发明的第1实施方式所涉及的半导体装置(半导体集成 电路)时的布线布局的俯视图。 0066 图1的布线布局具备：形成在第1布线层的第1布线101a101f；和在第1布线 层中形成于第1布线101a101f的空隙部分的、由多根第1虚设布线构成且不作为电路 发挥电气功能的第1虚设布线图案104。进而具备：形成在第2布线层的第2布线102a 102i；在第2布线层中形成于第2布线图案的空隙部分的、由多根第2虚设布线构成且不作 为电路发挥电气功能的第2虚设布线图案106；过孔103a103i；和由多个虚设过孔构成 的第1以及第2虚设过孔图案121。
31、、124。另外，虽然未在图1中进行图示，但是在第1布线 层和第2布线层之间形成有层间绝缘膜。此外，第1布线101a101f、第2布线102a 102i、以及过孔103a103i分别图示了构成电路的第1以及第2布线图案、以及过孔图案 的一部分。在此，设以由按每种半导体工艺的设计标准等规定的最小尺寸、最小间隔形成第 1布线101a101f以及第2布线102a102i来进行说明。 0067 过孔103a103i贯通第1布线层和第2布线层之间的层间绝缘膜，将第1布线 101a101f和第2布线102a102i进行连接。 0068 第1虚设过孔图案121配置在第1布线101a101f以及第2布线102a。
32、102i 附近的区域、即第1虚设过孔图案配置区域125，贯通第1布线层和第2布线层之间的层间 绝缘膜，将第1虚设布线图案104和第2虚设布线图案106进行连接。 0069 第2虚设过孔图案124配置在比第1虚设过孔图案配置区域125远离第1布线 101a101f以及第2布线102a102i的区域、即第2虚设过孔图案配置区域126，贯通 第1布线层和第2布线层之间的层间绝缘膜，将第1虚设布线图案104和第2虚设布线图 案106进行连接。 说 明 书CN 102918644 A 6/13页 9 0070 在此，第1以及第2虚设过孔图案121、124与第1以及第2虚设布线图案104、106 同样地不。
33、作为电路发挥电气功能。 0071 图2是表示第1实施方式所涉及的布线辅助图案的生成方法的流程图。此外，图 3是表示图2的第1虚设过孔能配置区域提取步骤(s204)的详细情况的流程图。 0072 在此，图2以及图3所示的布线辅助图案生成方法的各步骤，使用使计算机执行数 据处理的分析工具(例如，布局检验工具)等来执行。例如，该布局检验工具是检验半导体 布局图案的尺寸等是否满足设计标准的工具。 0073 步骤s201是布线图案提取步骤，从存储了设计信息的文件提取第1布线101a 101f以及第2布线102a102i。例如向组装了分析工具的计算机输入包含半导体装置的 布线布局信息的布局CAD数据，提取。
34、相应区域的布线图案。具体而言，如图4所示，在第1 布线层中提取第1布线101a101f，在第2布线层中提取第2布线102a102i。 0074 接下来，步骤s202是虚设布线图案生成步骤，如图5所示，在没有形成由步骤s201 提取的第1布线101a101f的空隙部分中，从第1布线101a101f空开第1间隔值105 的间隔，生成在与第1布线层的大部分布线的延伸方向即优先布线方向(垂直方向)相同 的方向上延伸的第1虚设布线图案104。同样地，如图6所示，在没有形成由步骤s201提取 的第2布线102a102i的空隙部分中，从第2布线102a102i空开第2间隔值107的 间隔，生成在与第2布线层。
35、的大部分布线的延伸方向即优先布线方向(水平方向)相同的 方向上延伸的第2虚设布线图案106。 0075 在此，设第1布线层的优先布线方向和第2布线层的优先布线方向正交，即，设第 1虚设布线图案104和第2虚设布线图案106分别正交。 0076 另外，第1布线层的优先布线方向以及第2布线层的优先布线方向不限定于本实 施方式的方向。例如，既可以水平方向为第1布线层的优先布线方向，也可以第1布线层的 优先布线方向和第2布线层的优先布线方向相同。但是，优选第1布线层的优先布线方向 和第2布线层的优先布线方向正交。 0077 此外，第1虚设布线图案104以及第2虚设布线图案106分别以均等的间距并列 地。
36、配置，优选以由按每种半导体工艺的设计标准等规定的最小尺寸、最小间隔来形成。在图 5以及图6中示出，分别在第1以及第2虚设布线图案104、106中，以均等的间距并列地进 行配置，以由按每种半导体工艺的设计标准等规定的最小尺寸、最小间隔而形成的例子。也 就是说，在该实施方式中，第1以及第2虚设布线图案104、106的布线宽度均等。此外，作 为一例，可以考虑使构成第1虚设布线图案104的各第1虚设布线为如下构成：使布线宽度 与第1布线的布线宽度中最小的布线宽度相等，并且使布线间隔与第1布线彼此的布线间 隔中最小的间隔相等。进而，作为另一例，还可以考虑使构成第2虚设布线图案106的各第 2虚设布线为如。
37、下构成：使布线宽度与第2布线的布线宽度中最小的布线宽度相等，并且使 布线间隔与第2布线彼此的布线间隔中最小的间隔相等。 0078 此外，第1以及第2间隔值105、107分别表示在布线图案和虚设布线图案之间要 确保的间隔，是由按每种半导体工艺的设计标准等规定的值。而且，存在第1间隔值105和 第2间隔值107为不同的值的情况，成为不同的值也没有关系。 0079 接下来，步骤s203是虚设布线重复区域提取步骤，如图7所示，提取由步骤s202 输出的第1虚设布线图案104和第2虚设布线图案106的重叠区域108。重叠区域108是 说 明 书CN 102918644 A 7/13页 10 第1虚设布线。
38、图案104和第2虚设布线图案106都存在的区域。即，表示可以配置将第1虚 设布线图案104和第2虚设布线图案106物理连接的第1以及第2虚设过孔图案121、124 的区域。 0080 接下来，在步骤s204中，在由步骤s201提取的第1以及第2布线101a101f、 102a102i的附近，提取可以配置第1虚设过孔图案121的第1虚设过孔图案配置区域 125。具体而言，通过使用定义第1布线101a101f以及第2布线102a102i与第1虚 设过孔图案121的最小间隔的值、和定义表示第1布线101a101f以及第2布线102a 102i的附近的上限距离的值，从而提取第1布线101a101f以及。
39、第2布线102a102i 的附近的区域即第1虚设过孔图案配置区域125。 0081 在此，使用图3以及图8图14来说明步骤s204的详细情况。 0082 如图3所示，步骤s204由步骤s301s303构成。 0083 步骤s301是使用了定义最小间隔的值的第1布线扩大步骤。具体而言，如图8 所示，对于由步骤s201提取的第1布线101a101f，使用第3间隔值110进行扩大处理， 输出扩大图案109a、109b。同样地，如图9所示，对于由步骤s201提取的第2布线102a 102i，使用第4间隔值112进行扩大处理，输出扩大图案111。 0084 在此，第3以及第4间隔值110、112分别是定。
40、义第1以及第2布线101a101f、 102a102i与第1虚设过孔图案121的最小间隔的值。即，由步骤s301输出的扩大图案 109a、109b、111所表示的区域是在第1以及第2布线101a101f、102a102i的附近禁 止配置第1虚设过孔图案121的区域。 0085 步骤s302是使用了定义表示附近的上限距离的值的第2布线扩大步骤。具体而 言，如图10所示，对于由步骤s201提取的第1布线101a101f，使用第5间隔值114进 行扩大处理，输出扩大图案113a、113b。同样地，如图11所示，对于由步骤s201提取的第2 布线102a102i，使用第6间隔值116进行扩大处理，输出。
41、扩大图案115。 0086 在此，第5以及第6间隔值114、116分别是定义表示第1以及第2布线101a 101f、102a102i的附近的上限距离的值。据此，由步骤s302输出的扩大图案113a、113b、 115所表示的区域成为表示第1以及第2布线图案101a101f、102a102i的附近的区 域。 0087 步骤s303从由步骤s302输出的扩大图案113a、113b、115所表示的区域中删除由 步骤s301输出的扩大图案109a、109b、111所表示的区域，并且输出该结果。具体而言，如 图12所示，将由步骤s301提取的扩大图案109a、109b、111合成，生成合成图案117。而。
42、且， 如图13所示，将扩大图案113a、113b、115合成，生成合成图案118。而且，如图14所示，从 所生成的合成图案118中删除与合成图案117的重叠部分。进行了该删除处理而剩下的区 域119表示在第1以及第2布线101a101f、102a102i的附近可以配置虚设过孔的区 域，将其作为第1虚设过孔图案能配置区域119进行输出。 0088 另外，在本实施方式中，对于具有重叠区域108的一部分与扩大图案109a、109b、 111所表示的区域的一部分重叠的区域的例子进行了说明，而在没有重叠区域108和扩大 图案109a、109b、111所表示的区域重叠的区域的情况下，在布线附近禁止配置第1。
43、虚设过 孔图案121的区域消失。即，此时合成图案118所表示的区域是第1虚设过孔图案能配置 区域。 说 明 书CN 102918644 A 10 8/13页 11 0089 接下来在步骤s205中，如图15所示，提取由步骤s203输出的重叠区域108、与由 步骤s204输出的第1虚设过孔图案能配置区域119的重叠区域120。重叠区域120是更详 细地示出了第1以及第2布线101a101f、102a102i的附近的能够配置虚设过孔的区 域的区域。而且，如图16所示，对于重叠区域120，基于给定第1虚设过孔图案生成规格，配 置并输出第1虚设过孔图案121。 0090 在此，优选将给定第1虚设过孔图。
44、案生成(配置)规格设为：在满足按每种半导体 工艺的设计标准的范围内，按照虚设过孔的密度变得最高的方式定义了虚设过孔的配置间 距的生成(配置)规格。例如在图16中示出如下例子：将图15中相邻的两个重叠区域120 的中心间(a-b间)的距离设为p时，将第1虚设过孔图案121以2p的均等的间距分别 在行方向及列方向上进行配置，并且在由相邻的4个虚设过孔形成的各格子的中心也进行 了配置。具体而言，该格子的中心，是位于在上述以2p的均等的间距分别在行方向及列 方向上配置的虚设过孔中，通过行方向上相邻的2个虚设过孔的中点并且分别在列方向上 延伸的多条假想线、与通过列方向上相邻的2个虚设过孔的中点并且分别在。
45、行方向上延伸 的多条假想线的交点的重叠区域120。 0091 接下来，在步骤s206中，提取比第1虚设过孔图案能配置区域119远离第1以及第 2布线101a101f、102a102i的区域。具体而言，如图17所示，将由构成步骤s204的 步骤s302输出的扩大图案113a、113b、115合成，对合成后的图案118进行图形翻转处理， 生成并输出没有由步骤s302输出的图案113a、113b、115的区域122。 0092 在此，由步骤s302所使用的第5以及第6间隔值114、116是定义表示第1以及 第2布线101a101f、102a102i的附近的上限距离的值。也就是说，进行了图形翻转 处理。
46、的结果的区域122表示在比第1虚设过孔图案能配置区域119远离第1以及第2布线 101a101f、102a102i的地方可以配置虚设过孔的区域。在步骤s206中，将该区域作 为第2虚设过孔图案能配置区域122进行输出。 0093 接下来，在步骤s207中，如图18所示，提取由步骤s203输出的重叠区域108和由 步骤s206输出的第2虚设过孔能配置区域122的重叠区域123。重叠区域123是更详细的 表示比第1虚设过孔图案能配置区域119远离第1以及第2布线图案101a101f、102a 102i的地方的能够配置虚设过孔的区域的区域。而且，如图19所示，对于重叠区域123，基 于给定第2虚设过。
47、孔图案生成规格，配置并输出第2虚设过孔图案124。 0094 在此，优选将给定第2虚设过孔图案生成(配置)规格设为：定义了为了达成由按 每种半导体工艺的设计标准规定的虚设过孔的密度的下限值所需的最低限度的虚设过孔 的配置间距的生成(配置)规格。例如在图19中示出如下例子：在重叠区域123中将图16 中设为2p的均等间距变为5p的均等间距进行配置。此外，此时没有进行图16中进行 了的向由相邻的4个虚设过孔形成的各格子的中心的虚设过孔的配置。也就是说，图16所 示的配置在第1布线101a、第2布线101b的附近的第1虚设过孔图案121的各虚设过孔间 的距离，小于图19所示的在比第1虚设过孔图案远离。
48、第1布线101a、第2布线101b的地方 配置的第2虚设过孔图案124的各虚设过孔间的距离。 0095 图20示出在结束了步骤s201s207的处理之后在第1以及第2虚设过孔图案 配置区域125、126配置了第1以及第2虚设过孔图案121、124的样子。另外，在图14以及 图15和图20中，第1虚设过孔图案能配置区域119和第1虚设过孔图案配置区域125表 说 明 书CN 102918644 A 11 9/13页 12 示同一区域。同样地，在图1719和图20中，第2虚设过孔图案能配置区域122和第2 虚设过孔图案配置区域126表示同一区域。 0096 通过实施以上的步骤s201s207，如图。
49、1以及图20所示，能够在第1以及第2布 线101a101f、102a102i的附近的区域即第1虚设过孔图案配置区域125内以较高的 密度配置第1虚设过孔图案121。此外，同时能够在比第1虚设过孔图案配置区域125远离 第1以及第2布线101a101f、102a102i的区域即第2虚设过孔图案配置区域126内 以较低的密度配置第2虚设过孔图案124。 0097 如上所述，利用本实施方式的方法所设计的半导体装置(半导体集成电路)能够 在第1以及第2布线的附近区域配置密度高的虚设过孔图案，并且在比第1以及第2布线 的附近区域远的区域配置密度低的虚设过孔图案。据此，能够没有过剩地配置虚设过孔地 达成按每种半导体工艺制定的设计标准。即，能够在达成按。