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1、(10)申请公布号 CN 102881648 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 1 6 4 8 A *CN102881648A* (21)申请号 201210396195.7 (22)申请日 2012.10.17 H01L 21/768(2006.01) (71)申请人上海宏力半导体制造有限公司 地址 201203 上海市浦东新区浦东张江高科 技园区祖冲之路1399号 (72)发明人夏建慧 顾以理 奚裴 (74)专利代理机构北京集佳知识产权代理有限 公司 11227 代理人骆苏华 (54) 发明名称 金属互连结构的制作方法 (57) 摘要 一种金属互连结。
2、构的制作方法，包括：提供半 导体衬底；在其上依次形成介质层、第一缓冲层、 第一图案硬掩模层、第二缓冲层、第二图案硬掩模 层，所述第一图案硬掩模层和第二图案硬掩模层 为互相交叉的线条状图形；以第二图案硬掩模层 和第一图案硬掩模层为掩模，刻蚀第二缓冲层和 第一缓冲层至露出介质层，形成缓冲层图案；以 所述缓冲层图案为掩模，刻蚀介质层至在第二图 案硬掩模层下方的第二缓冲层消失后，第一图案 硬掩模层下方的第一缓冲层消失前停止，以在所 述介质层内形成多个通孔及连接至少两个通孔的 沟槽；去除残留的第一缓冲层。本发明以所述缓 冲层图案为掩模刻蚀介质层，可以在介质层中同 时形成金属互连结构中的沟槽和通孔。 (5。
3、1)Int.Cl. 权利要求书2页 说明书10页 附图11页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 10 页 附图 11 页 1/2页 2 1.一种金属互连结构的制作方法，其特征在于，包括： 提供半导体衬底； 在所述半导体衬底上形成介质层； 在所述介质层上形成第一缓冲层； 在所述第一缓冲层上形成第一图案硬掩模层，所述第一图案硬掩模层具有多个线条状 图形； 在所述第一缓冲层和所述第一图案硬掩模层上形成第二缓冲层； 在所述第二缓冲层上形成第二图案硬掩模层，所述第二图案硬掩模层具有多个线条状 图形，所述第二图案硬掩模层的线条状图形和所述第一图案硬掩模。
4、层的线条状图形互相交 叉； 以所述第二图案硬掩模层和第一图案硬掩模层为掩模，刻蚀所述第二缓冲层和第一缓 冲层至露出介质层，形成缓冲层图案，所述缓冲层图案包括形成在第二缓冲层中、与所述第 二图案硬掩模层图形相对应的第二图案和形成在第一缓冲层中、与第一及第二图案硬掩模 层叠合图形相对应的第三图案； 以所述缓冲层图案为掩模，刻蚀所述介质层，所述刻蚀进行至在第二图案硬掩模层下 方的第二缓冲层消失后继续进行，在第一图案硬掩模层下方的第一缓冲层消失前停止，以 在所述介质层内形成多个通孔及连接至少两个通孔的沟槽； 去除残留的第一缓冲层。 2.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第一缓冲。
5、层的材 料与所述第二缓冲层的材料相同。 3.如权利要求2所述的金属互连结构的制作方法，其特征在于，所述第二缓冲层与所 述介质层的刻蚀选择比小于或等于2。 4.如权利要求3所述的金属互连结构的制作方法，其特征在于，所述介质层的材料包 括二氧化硅；所述第一缓冲层的材料包括多晶硅或氮化硅。 5.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第一图案硬掩模 层的材料与所述第二图案硬掩模层的材料相同。 6.如权利要求5所述的金属互连结构的制作方法，其特征在于，所述第一缓冲层与所 述第一图案硬掩模层的刻蚀选择比大于或等于10。 7.如权利要求6所述的金属互连结构的制作方法，其特征在于，所述第一。
6、缓冲层的材 料包括多晶硅或氮化硅；所述第一图案硬掩模层的材料包括二氧化硅。 8.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述介质层的厚度范 围是至 9.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第一图案硬掩模 层的厚度范围是 10.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第一图案硬掩模 层采用自对准式双重曝光光刻工艺形成。 11.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第二图案硬掩模 层采用自对准式双重曝光光刻工艺形成。 12.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述去除残留的第一 权 利 要 求 书CN 10。
7、2881648 A 2/2页 3 缓冲层的步骤，包括： 在所述通孔及沟槽中填充保护层； 刻蚀去除第一缓冲层； 去除所述保护层。 13.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第一图案硬掩模 层为纵向排布的多个线条状图形。 14.如权利要求1所述的金属互连结构的制作方法，其特征在于，所述第二图案硬掩模 层为横向排布的多个线条状图形。 权 利 要 求 书CN 102881648 A 1/10页 4 金属互连结构的制作方法 技术领域 0001 本发明涉及半导体制造工艺，尤其涉及一种金属互连结构的制作方法。 背景技术 0002 半导体集成电路制作工艺中的金属互连意指由导电材料，如铝、。
8、多晶硅或铜等制 得的连线实现芯片上各个器件之间的互相连接，以将电信号传输到芯片的不同部分。通常， 金属互连结构包括接触结构/通孔结构、金属互连槽。其中接触结构指实现芯片内器件与 第一金属层之间在硅片表面的连接的结构，通孔结构指实现穿过各层介质层从某一金属层 到相邻的另一金属层形成电通路的结构，金属互连槽是指位于介质层中实现连接多个接触 结构或通孔结构的沟槽的结构。为了便于说明，在本文后面的篇幅中把接触结构和通孔结 构统一称为接触孔。 0003 现在普遍采用Cu-CMP的大马士革镶嵌工艺形成IC制造中的金属互连结构。镶 嵌结构（大马士革结构）一般常见两种：单镶嵌结构以及双镶嵌结构。单镶嵌结构是把。
9、单 层金属导线的制作方式由传统的金属刻蚀+介电层填充改为镶嵌方式的介电层刻蚀+金 属填充；双镶嵌结构则是将接触孔以及金属互连槽结合一起形成，然后用一道金属填充 步骤填充。双镶嵌结构的制作方法一般有：1、全通孔优先法（Full VIA First）；2、半通 孔优先法（Partial VIA First）；3、金属导线优先法（Full Trench First）；4、自对准法 （Self-alignment method）等几种。但上述几种方法形成的双镶嵌结构的尺寸都受限于现 有技术中光刻工艺的局限。 0004 而随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大 的数据存储量。
10、以及更多的功能，晶片朝向更高的元件密度、高集成度方向发展，半导体器件 的制造技术将会进入22nm工艺节点。而光刻能力是22nm技术节点上一项重要的指标。目 前的光刻技术致力发展波长为13.5nm的极紫外（EUV）光刻技术。采用EUV光刻技术可能会 得到特征尺寸小于32nm的芯片。但是到目前为止，EUV光刻技术也还未处于量产阶段。公 开发表的关于22nm器件的报道也很少，即使是实验室器件也是如此。若依赖于现有技术， 实现特征尺寸为22nm以下的半导体器件的金属互连结构的制作是非常困难的。因而，如何 形成更小尺寸的金属互连结构以适应半导体制造技术飞速发展的需求就成为本领域技术 人员亟待解决的问题。。
11、 发明内容 0005 本发明解决的问题是提供一种利用现有光刻技术即可实现的小尺寸的金属互连 结构的制作方法。 0006 为解决上述问题，本发明提供了一种金属互连结构的制作方法，包括： 0007 提供半导体衬底； 0008 在所述半导体衬底上形成介质层； 0009 在所述介质层上形成第一缓冲层； 说 明 书CN 102881648 A 2/10页 5 0010 在所述第一缓冲层上形成第一图案硬掩模层，所述第一图案硬掩模层具有多个线 条状图形； 0011 在所述第一缓冲层和所述第一图案硬掩模层上形成第二缓冲层； 0012 在所述第二缓冲层上形成第二图案硬掩模层，所述第二图案硬掩模层具有多个线 条状。
12、图形，所述第二图案硬掩模层的线条状图形和所述第一图案硬掩模层的线条状图形互 相交叉； 0013 以所述第二图案硬掩模层和第一图案硬掩模层为掩模，刻蚀所述第二缓冲层和第 一缓冲层至露出介质层，形成缓冲层图案，所述缓冲层图案包括形成在第二缓冲层中、与所 述第二图案硬掩模层图形相对应的第二图案和形成在第一缓冲层中、与第一及第二图案硬 掩模层叠合图形相对应的第三图案； 0014 以所述缓冲层图案为掩模，刻蚀所述介质层，所述刻蚀进行至在第二图案硬掩模 层下方的第二缓冲层消失后继续进行，在第一图案硬掩模层下方的第一缓冲层消失前停 止，以在所述介质层内形成多个通孔及连接至少两个通孔的沟槽； 0015 去除残。
13、留的第一缓冲层。 0016 可选的，所述第一缓冲层的材料与所述第二缓冲层的材料相同。 0017 可选的，所述第二缓冲层与所述介质层的刻蚀选择比小于或等于2。 0018 可选的，所述介质层的材料包括二氧化硅；所述第一缓冲层的材料包括多晶硅或 氮化硅。 0019 可选的，所述第一图案硬掩模层的材料与所述第二图案硬掩模层的材料相同。 0020 可选的，所述第一缓冲层与所述第一图案硬掩模层的刻蚀选择比大于或等于10。 0021 可选的，所述第一缓冲层的材料包括多晶硅或氮化硅；所述第一图案硬掩模层的 材料包括二氧化硅。 0022 可选的，所述介质层的厚度范围是至 0023 可选的，所述第一图案硬掩模层的。
14、厚度范围是 0024 可选的，所述第一图案硬掩模层采用自对准式双重曝光光刻工艺形成。 0025 可选的，所述第二图案硬掩模层采用自对准式双重曝光光刻工艺形成。 0026 可选的，所述去除残留的第一缓冲层的步骤，包括： 0027 在所述通孔及沟槽中填充保护层； 0028 刻蚀去除第一缓冲层； 0029 去除所述保护层。 0030 可选的，所述第一图案硬掩模层为纵向排布的多个线条状图形。 0031 可选的，所述第二图案硬掩模层为横向排布的多个线条状图形。 0032 可选的，所述第一图案硬掩模层和第一缓冲层或者第二图案硬掩模层和第二缓冲 层的刻蚀选择比为10:1，所述第一缓冲层和所述介质层或的刻蚀选。
15、择比为1:1，所述第二 缓冲层和所述介质层的刻蚀选择比为1:1，所述第一缓冲层和第二缓冲层的厚度比为1:2， 所述第二图案硬掩模层和第二缓冲层的厚度比为1：10，所述第一图案硬掩模层和第二图 案硬掩模层的厚度比为1:1。 0033 与现有技术相比，本发明利用具有线条图案的第一图案硬掩膜层和具有与之互相 交叉排列的线条图案的第二图案硬掩膜层为掩膜，刻蚀第一缓冲层和第二缓冲层，同时在 说 明 书CN 102881648 A 3/10页 6 第一缓冲层中形成由第一图案硬掩膜层和第二图案硬掩膜层重叠组合成的第三图案和在 第二缓冲层中形成和第二图案硬掩膜层相同的线条图案，其中所述第一缓冲层中的第三图 案。
16、为规律排列的孔，所述第二缓冲层中的线条图形组成了一列列连通第一缓冲层中的孔的 沟槽；然后再以第一缓冲层和第二缓冲层为掩模刻蚀所述介质层，当刻蚀进行至处于表面 的第二缓冲层被刻蚀完后，第一缓冲层中的孔也形成为了沟槽，再在第一缓冲层消失前停 止，这样就可以巧妙的仅用一步刻蚀，就以缓冲层为掩模在介质层中同时形成金属互连结 构中的沟槽和通孔。 0034 由于线条刻蚀的精度比孔刻蚀的精度要简单易控制，所以本发明以分别在上下两 层硬掩模层（第一图案硬掩膜层和第二图案硬掩膜层）中形成两层线条（line）互相交叉 作为掩模图形，来刻蚀形成的孔具有更好的精度。并且本发明结合自对准式双重曝光光刻 （SADP，Sp。
17、acer or self-aligneddouble-patterning）工艺形成线条（line），从而可以突破 现有光刻机能够达到的曝光尺寸的极限，使得形成的孔的尺寸成倍缩小。 0035 本发明通过对掩模层和缓冲层材质以及刻蚀选择比的选择，两次利用较薄的掩模 层接受两个维度的线条（line）图形，再足够厚的缓冲层接受两层线条（line）互相交叉形 成的图形，然后再以缓冲层作为掩模来刻蚀需要形成孔（hole）的介质层。解决了前述的问 题，最终能够在介质层中形成形成精细的孔或线条。 0036 本发明的方法也更容易形成的间距规律的通孔，以及直接连接一整排通孔的沟槽 的结构，这样的结构可以直接应用。
18、于制造Flash(可挥发性储存器)或PCM（Phase Changed Memory，相变储存器）等存储器器件结构中。 附图说明 0037 图1至图7是实施例一实施过程中的示意图； 0038 图8至图15是实施例二实施过程中的示意图。 具体实施方式 0039 本发明利用具有线条图案的第一图案硬掩膜层和具有与之互相交叉排列的线条 图案的第二图案硬掩膜层为掩膜，刻蚀第一缓冲层和第二缓冲层，同时在第一缓冲层中形 成由第一图案硬掩膜层和第二图案硬掩膜层重叠组合成的第三图案和在第二缓冲层中形 成和第二图案硬掩膜层相同的线条图案，其中所述第一缓冲层中的第三图案为规律排列的 孔，所述第二缓冲层中的线条图形组。
19、成了一列列连通第一缓冲层中的孔的沟槽；然后再以 第一缓冲层和第二缓冲层为掩模刻蚀所述介质层，当刻蚀进行至处于表面的第二缓冲层被 刻蚀完后，第一缓冲层中的孔也形成为了沟槽，再在第一缓冲层消失前停止，这样就可以巧 妙的仅用一步刻蚀，就以缓冲层为掩模在介质层中同时形成金属互连结构中的沟槽和通 孔。 0040 由于线条刻蚀的精度比孔刻蚀的精度要简单易控制，所以本发明以分别在上下两 层硬掩模层（第一图案硬掩膜层和第二图案硬掩膜层）中形成两层线条（line）互相交叉 作为掩模图形，来刻蚀形成的孔具有更好的精度。并且本发明结合自对准式双重曝光光刻 （SADP，Spacer or self-aligneddo。
20、uble-patterning）工艺形成线条（line），从而可以突破 现有光刻机能够达到的曝光尺寸的极限，使得形成的孔的尺寸成倍缩小。 说 明 书CN 102881648 A 4/10页 7 0041 另外，由于介质层一般为氧化硅，在刻蚀氧化硅的时候，需要足够厚的掩模层 才能够实现在其上形成图形。本发明是结合自对准式双重曝光光刻（SADP，Spacer or self-aligned double-patterning）工艺形成孔或线条（line），需要利用到多次刻蚀，才能 形成精细的图形。在实际操作中，如直接对介质层进行刻蚀，需要多次形成非常厚的掩模， 这样影响最终孔形成的精度，甚至无法在。
21、实际工艺中实现。本发明通过对掩模层和缓冲层 材质以及刻蚀选择比的选择，两次利用较薄的掩模层接受两个维度的线条（line）图形，再 足够厚的缓冲层接受两层线条（line）互相交叉形成的图形，然后再以缓冲层作为掩模来刻 蚀需要形成孔（hole）的介质层。解决了前述的问题，最终能够在介质层中形成形成精细的 孔或线条。 0042 并且本发明通过控制掩模层、缓冲层、介质层三者的刻蚀选择比以及缓冲层的厚 度，巧妙的仅用一步刻蚀，就以缓冲层为掩模在介质层中实现了同时形成金属互连结构中 的沟槽和通孔。 0043 本发明的方法也更容易形成的间距规律的通孔，以及直接连接一整排通孔的沟槽 的结构，这样的结构可以直接。
22、应用于制造Flash(可挥发性储存器)或PCM（Phase Changed Memory，相变储存器）等存储器器件结构中，其最小可以形成具有半间距为22nm的自对准密 集接触孔和宽度为22nm的互连槽的金属互联结构，使得金属互连结构能够满足关键尺寸 为22nm的Flash(可挥发性储存器)或PCM（Phase Changed Memory，相变储存器）等存储 器器件的需求，这是现有技术的金属互连结构的形成方式所不能实现的。 0044 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式做详细的说明。 0045 在下面的描述中阐述了很多具体细节以便于充分理解本发。
23、明。但是本发明能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况 下做类似推广，因此本发明不受下面公开的具体实施的限制。 0046 实施例一 0047 本实施例采用两维的、互相交叉的线条作为掩模来刻蚀形成本发明要形成的包括 通孔和沟槽的金属互连结构。 0048 提供如图1所示的半导体结构，其包括半导体衬底100，以及形成在半导体衬底 100上的介质层110。其中，后续是要在介质层110中形成本发明的金属互连结构。作为一个 实施方式，在介质层110上具有第一缓冲层202，第一缓冲层202之上还形成有第一图案硬 掩模层321，第一图案硬掩模层321具有的第一图案。
24、为间距为k的多个平行的线条（line） 状图形，由于示意图的局限，只显示第一图案面朝纸面的剖面。第一图案硬掩模层321的线 条状图形之间以及其上覆盖有第二缓冲层204，第二缓冲层204上形成有第二图案硬掩模 层341。所述第二图案硬掩模层341具有的第二图案为间距为d的多个平行线条（line）状 图形，第二图案的线条（line）与第一图案的线条（line）交叉。优选的，第一图案和第二图 案的线条为异面垂直关系。 0049 其中，半导体衬底100可以为体硅基底，也可以为锗硅衬底、-族元素化合物 衬底（如砷化镓、磷化铟、氮化镓等）、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚 石衬底，或者本领。
25、域技术人员公知的其他半导体衬底。在本实施例中，所述半导体衬底100 为体硅基底。 说 明 书CN 102881648 A 5/10页 8 0050 所述介质层110可为氧化硅、低k材料或超低k材料等。厚度范围可以是至 如：或在本实施例中所述介质层110为氧化硅。 0051 第一缓冲层202和第二缓冲层204相同，可以为多晶硅或氮化硅。可以选择第二 缓冲层204与介质层110的材质，使得它们的刻蚀选择速率成一定的比例关系，这样可以控 制介质层110和第二缓冲层204的厚度关系为介质层110和第二缓冲层204的厚度比与两 者的刻蚀选择比大致相同。由于所述介质层110为氧化硅，本领域技术人员能够了解。
26、的是， 其在通常的刻蚀剂中，刻蚀速率很慢，在半导体工艺领域中，很难有比氧化硅更难刻蚀的材 质，即所述第二缓冲层204的刻蚀速率不能比所述介质层110慢，即所述第二缓冲层204 与介质层110的刻蚀选择速率的比例关系得大于等于1。为了避免第二缓冲层204的厚度 太大，在刻蚀工艺中引起较大的误差，两者的刻蚀选择比还需小于等于2。当两者刻蚀选择 比为2时，再控制第二缓冲层204的厚度等于或略大于所述介质层110厚度的两倍。本实 施例中，第二缓冲层204与介质层110的刻蚀选择速率可大致相等，这样，可以控制工艺使 得介质层的厚度和第二缓冲层204的厚度大致相同。本实施例中，第二缓冲层204为多晶 硅，。
27、且其与介质层110的刻蚀选择比为1:1，所述介质层110的厚度范围也大致为至 如：或相对应的，第二缓冲层204可以选择的厚度 如：或在本实施例中，第一缓冲层202和第二缓冲层204材 质相同，第一缓冲层202的厚度为第二缓冲层204厚度的一半。 0052 第一图案硬掩模层321可以为氧化硅或其它刻蚀速率明显小于第一缓冲层202或 第二缓冲层204的材质。所述第一图案硬掩模层321的材料具体可以为质地致密的二氧化 硅（SiO2），厚度范围可以是如：或作为所述第一图案硬 掩模层321的二氧化硅与第二缓冲层204或与第一缓冲层202的刻蚀选择比为1:101:5。 在本实施例中，所述第一图案硬掩模层3。
28、21与第二缓冲层204或第一缓冲层202的刻蚀选 择比为1:10。 0053 所述第二图案硬掩模层341可以与第一图案硬掩模层321的材质相同，同样与第 二缓冲层204或第一缓冲层202的刻蚀选择比也为1:10。并且较优的，第二图案硬掩模层 341与第二缓冲层204的厚度比可与它们的刻蚀选择比成正比例关系。在本实施例中，第二 图案硬掩模层341的厚度为第二缓冲层204的十分之一。另外，在本实施例中，第一图案硬 掩模层321与第二图案硬掩模层341厚度相同。 0054 需要说明的是，虽然第一图案硬掩模层321、第二图案硬掩模层341和介质层100 的材料都可以是二氧化硅为主的材质，但当选用不同的。
29、刻蚀气体进行刻蚀时，第一图案硬 掩模层321和第二图案硬掩模层341该两种硬掩模层与第一缓冲层202的刻蚀选择比，及 介质层200与第一缓冲层202的刻蚀选择比之间的差别很大。这可以由形成二氧化硅的方 式不同而导致其致密程度或其它物质的含量不同而实现，此实现方式对于本领域的技术人 员是熟知的，在此不再赘述。 0055 以图1所示的半导体结构进行刻蚀，即以所述第二图案硬掩模层341和第一图案 硬掩模层321为掩模，刻蚀所述第二缓冲层204和第一缓冲层202至露出介质层，在缓冲层 中形成图案。其大致可以包括两个过程： 0056 首先，以第二图案硬掩模层341为掩模刻蚀所述第二缓冲层204至露出第一。
30、缓冲 层202，以在第二缓冲层204中形成具有与第二图案硬掩模层341相同的线条的第二图案， 说 明 书CN 102881648 A 6/10页 9 如图2所示。本领域技术人员能够想象到的是，在没有第二图案硬掩模层341覆盖的部分， 会暴露出部分的第一图案硬掩模层321，以及第二图案硬掩模层341和第一图案硬掩模层 321都没有覆盖到的第一缓冲层202。由于第二图案硬掩模层341和第二缓冲层204的刻 蚀选择比为1:10，第二缓冲层204的厚度为第二图案硬掩膜层341的十倍，即第二缓冲层 204被刻蚀掉的过程中，第二图案硬掩模层341也刚好被消耗完。 0057 然后接着刻蚀，会刻蚀掉刻蚀之前被。
31、第二图案硬掩膜层341覆盖的第二缓冲层 204，以及刻蚀前第二图案硬掩模341和第一图案硬掩模321都没有覆盖到的第一缓冲层 202的部分，直至露出介质层110。由于第一缓冲层204为第二缓冲层341的一半，即第一缓 冲层204被刻蚀至所述介质层110时，所述第二缓冲层341也只被刻蚀掉一半的厚度。从 而在第一缓冲层202中会形成第三图案，所述第三图案与第一及第二图案硬掩模层叠合图 形相对应，可参考图3与图4所示，图4为图3中所示的结构的俯视图。其中，在第二缓冲 层204中，最开始第二图案硬掩模层341没有覆盖的区域形成为沟槽图形，沟槽图形的宽度 由第二图案的线条的间距d来决定。在第一缓冲层2。
32、02中，第一图案硬掩模层321和第二 图案硬掩模层341都没有覆盖的区域，形成为通孔图形36，通孔图形36的尺寸由第一图案 的间距k和第二图案的间距d共同来决定。通孔图形36的底部暴露出介质层110。 0058 需要说明的是，本实施例中的第一图案硬掩模层321和第二图案硬掩模层341的 排列方向可以互换，也可以为沿其它方向排列且互相相交的线条，其都在本发明的保护范 围之内。 0059 另外，虽然第二图案硬掩模层341或第一图案硬掩模层321与第一缓冲层202的 刻蚀选择比很小，仅为1:10，但在第一缓冲层204被刻蚀的过程中，暴露的第一图案硬掩模 层321也会被消耗掉部分，。第二缓冲层204的。
33、厚度为第一缓冲层202的一半，故暴露出来 的第一图案硬掩模层321大致还剩原本一半的厚度。 0060 接下来，对介质层110进行刻蚀。由于缓冲层（包含第一缓冲层202与第二缓冲层 204）和介质层10的刻蚀选择比为1：1，因而介质层10往下刻蚀多少深度，暴露在刻蚀剂中 的缓冲层就被往下刻蚀掉多少深度。 0061 刻蚀过程可以分为两个过程： 0062 第一个过程：在第一图案硬掩模层321被完全损耗掉的之前，还可以在刻蚀的过 程中对具有第三图案的第一缓冲层202进行保护，在介质层110中形成原本第一图案硬掩 膜层321和第二图案硬掩膜层341交叉之间的通孔图形，为第三图案，如图5所示。同时， 未被。
34、第一图案硬掩模层321保护的第一缓冲层202和位于第一图案硬掩模层321表面的第 二缓冲层204被消耗掉。 0063 第二个过程：在整个刻蚀过程中，第二缓冲层204一直以和介质层110相同的速 度被损耗，当未被第一图案硬掩模层321保护和第二缓冲层204覆盖到的第一缓冲层202 被刻蚀完的时候，所述第二缓冲层204也被刻蚀完了。当未被第一图案硬掩模层321保护 和第二缓冲层204覆盖到的第一缓冲层202和第二缓冲层204被刻蚀完以后，第一缓冲层 202中的阵列状的通孔的第三图案将被转化为与第一图案硬掩模层321中的第一图形相同 的图形，为平行排列的一列列的沟槽。同时，刻蚀继续进行，在介质层11。
35、0中形成更深的通 孔，而当没有第一图案硬掩模层321保护的第一缓冲层202区域被完全刻蚀后，介质层110 最表面的通孔的上部也开始渐渐互相连通，而形成沟槽。刻蚀继续进行至第一缓冲层202 说 明 书CN 102881648 A 7/10页 10 中的完全损耗之前结束。 0064 去除剩下的第一缓冲层202（参图5），如图6所示，在介质层110中一体形成了下 面是规律的通孔16，上面是整齐的连接一排的通孔的沟槽14的结构。由整个形成过程可 知，第一缓冲层202的厚度大致与通孔16的深度相等，第二缓冲层204的厚度大体与沟槽 14深度相等。图7为图6的俯视图，其中，为了图示更明显，接触孔部分用阴影。
36、表示，沟槽用 虚线框标示，其实，俯视能见到的材质均为介质层。这样的结构正好适用于做一些具有规律 性的半导体器件的金属互连结构，如可以应用在半导体存储器中。 0065 在上述说明书的描述过程中，虽然是将刻蚀过程分几个过程来描述的，但在实际 工艺中，它们可以是在同一刻蚀室的一个连续过程，即仅有一个刻蚀步骤。 0066 实施例二 0067 在本实施例中，以形成本发明的金属互连结构为例，来详细说明本发明的工艺过 程。 0068 其实施方式主要包括以下步骤： 0069 步骤S11：提供半导体衬底100，如图8。 0070 其中，半导体衬底100可以为体硅基底，也可以为锗硅衬底、-族元素化合物 衬底（如砷。
37、化镓、磷化铟、氮化镓等）、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚 石衬底，或者本领域技术人员公知的其他半导体衬底。所述半导体衬底100中可以包括MOS 管等器件，还可以包括用于实现电连接的金属导线，本发明对此不作限制。在本实施例中， 所述半导体衬底100为体硅基底。 0071 步骤S12：在所述半导体衬底100上依次形成介质层110和第一缓冲层202。 0072 所述第一缓冲层202和介质层110的材质以及性质和实施例一相同，具体如下： 0073 所述介质层110可为氧化硅、低k材料或超低k材料等。厚度范围可以是至 形成方法可以为沉积、氧化或者旋涂等。 0074 第一缓冲层202和第。
38、二缓冲层204相同，可以为多晶硅或氮化硅。可以选择第二 缓冲层204与介质层110的材质，使得它们的刻蚀选择速率成一定的比例关系，这样可以 控制介质层110和第二缓冲层204的厚度关系为在以第二缓冲层204为掩模刻蚀的时候， 所述第二缓冲层204厚度可以承受刻完介质层110的厚度。由于所述介质层110为氧化 硅，本领域技术人员能够了解的是，其在通常的刻蚀剂中，刻蚀速率很慢，在半导体工艺领 域中，很难有比氧化硅更难刻蚀的材质，即所述第二缓冲层204的刻蚀速率不能比所述介 质层110慢，即所述第二缓冲层204与介质层110的刻蚀选择速率的比例关系得大于等于 1。为了避免第二缓冲层204的厚度太大，。
39、在刻蚀工艺中引起较大的误差，两者的刻蚀选择 比还需小于等于2。当两者刻蚀选择比为2时，再控制第二缓冲层204的厚度等于或略大于 所述介质层110厚度的两倍。第二缓冲层204与介质层110的刻蚀选择速率可大致相等， 这样，可以控制工艺使得介质层的厚度和第二缓冲层204的厚度相同。本实施例中，第二缓 冲层204为多晶硅，且其与介质层110的刻蚀选择比为1:1，所述介质层110的厚度范围也 大致为至可如：或相对应的，第二缓冲层204可 以选择的厚度如：或在本实施例中，第一缓冲层202和第二缓 冲层204材质相同，第一缓冲层202的厚度为第二缓冲层204厚度的一半。第一缓冲层202 和第二缓冲层204。
40、的形成方法可以为化学气相沉积。 说 明 书CN 102881648 A 10 8/10页 11 0075 在本实施例中，介质层110的材质为氧化硅，第一缓冲层202的材质为多晶硅，两 者的刻蚀选择比为1：1，两者的厚度均为 0076 步骤S13：在所述第一缓冲层202上形成第一图案硬掩模层，所述第一图案硬掩模 层具有多个线条状图形。 0077 在本实施例中，需要形成特征尺寸为22nm以下的半导体器件的金属互连结构，在 本步骤中形成的第一图案硬掩模层321上的线条状图形的尺寸决定着后续工艺中形成的 金属互连结构的尺寸。优选的，在本实施例中，采用自对准式双重曝光光刻（SADP，Spacer or 。
41、self-aligned double-patterning）工艺来形成第一图案中的线条，使得线条的尺寸和 间距可以在现有的曝光精度下实现22nm的精密尺寸。具体的，其包括以下步骤： 0078 S131：在第一缓冲层202上形成第一图案硬掩模层321、第一上精密掩模层421、第 一后硬掩模层323、第一后精密掩模层422、第一阻挡层521以及第一光阻层620，继续参照 图8所示。 0079 所述第一图案硬掩模层321优选为氧化硅，也可以为其它和第一缓冲层202材料 刻蚀选择比为1：10的材料。在本实施例中为氧化硅，其厚度为 0080 所述第一上精密掩模层421的材质为APF（advanced 。
42、patten film先进掩模层） 材料，其“先进”是相对于传统的ArF，SiON，TEOS Poly所形成的掩模层而言的，所述APF材 料为无定形碳（armarphous carbon)，容易被刻蚀且所刻蚀形成的开口的侧壁非常光滑，垂 直性很好，并且其形成方法简单，去除也很方便。故在本实施例中，用来作为形成精密线条 的中间过程的掩模，能够保证精密线条在刻蚀过程中的精准转移。其形成方式为旋涂，本实 施例中，第一上精密掩模层421的厚度为 0081 第一后硬掩模层323在本实施例中为氧化硅，其厚度为形成方式为化学气 相沉积或物理气相沉积。第一后精密掩模层422为APF材料，厚度为第一阻挡层521。
43、 为氮化硅，厚度为 0082 第一光阻层620为光刻胶层，其可以为正胶也可以为负胶。为了便于说明，本实施 例中为采用正胶，即曝光后的部分能够溶解于显影液，使得形成图形和曝光所用的掩模版 图形是一样的。光刻胶掩模图形形成在第一阻挡层521上，避免光刻胶在刻蚀过程中因为 刻蚀过程太差而坍陷，从而引起刻蚀图形的变形。 0083 S132：光刻形成线宽或间距为44nm的光刻胶图形。 0084 经过曝光、显影等工艺，在第一光阻层620中形成光刻胶图形，如图9、图10所示， 其中，图10为图9沿与纸面平行方向的剖面图。所述光刻胶图形为线宽或间距为44nm的 线条。本实施例中，仅以形成四条线条的图形为例来诠。
44、释本发明，在实际生产过程中，还可 以在第一光阻层620中形成其它数量的线条的实施方式。 0085 S133：以光刻胶图形为掩模，刻蚀第一阻挡层521、第一后精密掩模层422，而后去 除光刻胶620和第一阻挡层521，保留形成有线宽和间距为44nm的线条图形第一后精密掩 模层422，沿与纸面平行方向的剖面图如图11所示。所述刻蚀方式优选为等离子体干法刻 蚀。实际实施过程中，具体操作为把第一光阻层620中的图形转移到第一阻挡层521中后， 再利用第一光阻层620和第一阻挡层521作为掩模，刻蚀第一后精密掩模层422。 0086 然后把第一后精密掩模层422进行回蚀，或者进行原子层刻蚀，把线条的宽度。
45、减 小为22nm，线条之间的间距增大为66nm，形成结构如图11所示。由于原子层刻蚀是以一层 说 明 书CN 102881648 A 11 9/10页 12 原子一层原子剥离的方式，更能精确控制刻蚀去掉的厚度，所以，优选的，本实施例中采用 原子层刻蚀的方式来实现缩小线条的宽度，增大线条之间的间距。 0087 S134：利用侧墙工艺，在第一后精密掩模层422的线条的两侧形成侧墙528，如图 12所示。侧墙528的材质为氮化硅，宽度为22nm，两相邻线条之间的两相邻的侧墙的间距 为22nm。所述侧墙层的材料可以通过化学气相沉积、物理气相沉积或者原子层沉积的方式 形成。为了便于控制侧墙层的厚度，优选。
46、采用原子层沉积的方式。然后，采用侧墙工艺形成 所述侧墙528，所述侧墙工艺为成熟的现有技术，在此不详细阐述。 0088 S135：去除第一后精密掩模层422，则去除APF层形成的线条，保留侧墙528，如图 13所示。其中，去除APF层的方法为灰化法，可以非常容易的去除得彻底和干净。 0089 S136：以侧墙为掩模，刻蚀第一后硬掩模层323、第一前精密掩模层421，去除第一 后硬掩模层323，保留具有线宽或间距为22nm的前精密掩模层421，如图14所示。由于APF 层形成的第一后精密掩模层422的线条的侧壁非常光滑，垂直性很好，并且去除得很彻底， 即侧墙528之间的开口的侧壁也非常的光滑和具。
47、有良好的垂直型，这样有利于图形的精确 转移到第一后硬掩模层323。接下来被刻蚀的第一前精密掩模层421的材料也是APF，则第 一后硬掩模层323也能够精确的转移到第一前精密掩模层421。 0090 S137：利用前精密掩模层421为掩模，刻蚀第一图案硬掩模层321，在第一图案硬 掩模层321上形成第一图案，如图15所示。第一图案中的线条的间距为k。即在本实施例 中k为22nm。和前面类似的，图形最终可以精确的转移到第一图案硬掩模层321上。 0091 后续的制作过程与前面相似，因而这里只作简单描述，也不再辅以附图。详细的制 作过程及结构可结合前面的附图及说明理解。 0092 步骤S14：在所述。
48、第一图案硬掩模层321和所述第一缓冲层202上形成第二缓冲 层。所述形成第二缓冲层的方法在本实施例中为化学气相沉积多晶硅，其厚度为第一缓冲 层202的一半，则为在别的实施方式中，第二缓冲层也可以是别的材质和别的形成方 法。优选的，其材质与第一缓冲层202的材质相同，其与介质层110的刻蚀选择比和第一缓 冲层202与介质层110的刻蚀选择比相同。 0093 步骤S15：在所述第二缓冲层上形成第二图案硬掩模层，所述第二图案硬掩模层 形成有多个线条状图形，所述第二图案硬掩模层的图形和所述第一图案硬掩模层321的图 形互相交叉。 0094 本步骤中形成第二图案硬掩模层的方法与步骤S13中形成第一图案硬。
49、掩模层321 的方法类似，只是最终形成的线条和第一图案硬掩模层321中的线条相交，即第二图案和 第一图案中的线条互相相交，优选的，两者互相垂直。第二图案中形成的线条之间的间距为 d。 0095 步骤S16：以所述第二图案硬掩模层和第一图案硬掩模层321为掩模，刻蚀所述第 二缓冲层和第一缓冲层202至露出介质层，形成缓冲层图案，所述缓冲层图案包括形成在 第二缓冲层中的第二图案和形成在第一缓冲层中的第三图案，所述第三图案由第一图形和 第二图形重叠构成。 0096 步骤S17：以所述缓冲层图案为掩模，刻蚀所述介质层至第一缓冲层中的第三图 案消失后继续进行，而停止在第二缓冲层中的第二图案保留前，形成介质层图案； 0097 步骤S16、步骤S17的刻蚀过程和实施例一中所述的刻蚀过程相似，在此不累述。 说 明 书CN 102881648 A 12 10/10页 13 0098 步骤S18：去除所述第。