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1、(10)申请公布号 CN 102881588 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 1 5 8 8 A *CN102881588A* (21)申请号 201210073609.2 (22)申请日 2012.03.20 13/092,699 2011.04.22 US H01L 21/331(2006.01) H01L 21/265(2006.01) (71)申请人成都芯源系统有限公司 地址 611731 四川省成都市高新西区科新路 8号 (72)发明人郑志星 (54) 发明名称 一种双极结型晶体管的制作方法 (57) 摘要 本发明公开了一种双极结型晶体管（B。
2、JT）的 制作方法，包括：在半导体衬底内制作收集区，该 半导体衬底具有第一掺杂类型；制作具有第二掺 杂类型的基区，该基区具有基区深度；以及制作 具有第一掺杂类型的发射区；其中通过调节基区 的布局宽度来控制基区深度。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书6页 附图9页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 9 页 1/2页 2 1. 一种双极结型晶体管（BJT）的制作方法，包括： 在半导体衬底内制作收集区，该半导体衬底具有第一掺杂类型； 制作具有第二掺杂类型的基区，该基区具有基区深度；以及 制作具有第一。
3、掺杂类型的发射区；其中 通过调节基区的布局宽度来控制基区深度。 2. 如权利要求1所述的制作方法，其中基区的制作步骤还包括： 在收集区的表面上方制作光阻层； 图案化光阻层以形成具有布局宽度的开口，以及 向开口内注入具有第二掺杂类型的杂质。 3. 如权利要求1所述的制作方法，其中收集区的制作步骤包括： 在半导体衬底上制作具有第一掺杂类型的掩埋层； 在半导体衬底和掩埋层上方制作具有第一掺杂类型的外延层。 4. 如权利要求1所述的制作方法，其中收集区和基区的制作步骤包括： 在半导体衬底上方制作外延层； 在外延层上方制作钝化层； 在钝化层上方放置光阻层； 图案化光阻层以形成具有布局宽度的开口； 通过开。
4、口向外延层内注入具有第二掺杂类型的杂质以制作基区； 在开口内形成氧化层； 使用氧化层作为阻挡掩膜来制作具有第一掺杂类型的阱区；以及 在基区下方进行热退火工艺侧边扩散阱区以制作收集区。 5.如权利要求1所述的制作方法，其中收集区和基区的制作步骤包括： 在半导体衬底上方制作外延层； 在外延层上方制作钝化层； 在钝化层上方放置光阻层； 图案化光阻层以形成与基区布局宽度相对应的开口； 通过开口向外延层内注入具有第一掺杂类型的杂质来制作阱区； 在阱区表面上形成阱氧化层； 使用阱氧化层作为阻挡掩膜向半导体衬底内注入具有第二掺杂类型的杂质以制作基 区；以及 在基区下方进行热退火工艺侧边扩散阱区以制作收集区。。
5、 6. 如权利要求1至5中任一项所述的制作方法，其中布局宽度的调整与BJT器件的 击穿电压正相关，和/或与BJT器件的增益负相关。 7. 一种双极结型晶体管（BJT）的制作方法，包括： 在半导体衬底内制作收集区，该半导体衬底具有第一掺杂类型； 采用同一掩膜制作具有第二掺杂类型的多个基区，该多个基区具有不同的基区深度； 以及 制作具有第一掺杂类型的多个发射区；其中 通过调节多个基区的布局宽度来分别控制该多个基区的基区深度。 权 利 要 求 书CN 102881588 A 2/2页 3 8. 如权利要求7所述的制作方法，其中基区的制作步骤还包括： 在相应收集区的表面上方制作光阻层； 图案化光阻层以。
6、形成多个具有相应布局宽度的开口，以及 向开口内注入具有第二掺杂类型的杂质。 9. 如权利要求7所述的制作方法，其中收集区和基区的制作步骤包括： 在半导体衬底上方制作外延层； 在外延层上方制作钝化层； 在钝化层上方放置光阻层； 图案化光阻层以形成多个具有相应布局宽度的开口； 通过开口向外延层内注入具有第二掺杂类型的杂质以制作基区； 在开口内形成氧化层； 使用氧化层作为阻挡掩膜来制作具有第一掺杂类型的阱区；以及 在基区下方进行热退火工艺侧边扩散阱区以制作收集区。 10. 如权利要求7所述的制作方法，其中收集区和基区的制作步骤包括： 在半导体衬底上方制作外延层； 在外延层上方制作钝化层； 在钝化层上。
7、方放置光阻层； 图案化光阻层以形成多个与基区相应布局宽度相对应的开口； 通过开口向外延层内注入具有第一掺杂类型的杂质来制作阱区； 在阱区表面上形成阱氧化层； 使用阱氧化层作为阻挡掩膜向半导体衬底内注入具有第二掺杂类型的杂质以制作基 区；以及 在基区下方进行热退火工艺侧边扩散阱区以制作收集区。 权 利 要 求 书CN 102881588 A 1/6页 4 一种双极结型晶体管的制作方法 技术领域 0001 本发明涉及半导体器件，具体涉及一种双极结型晶体管（BJT）的制作方法。 背景技术 0002 双极结型晶体管（BJT）是具有两个PN结的三端电子元器件，常用于放大或开关场 合中。之所以称其为双极结。
8、型晶体管是因为该晶体管在工作时电子和空穴两种载流子均参 与导电。图1是现有的NPN型BJT器件100的剖视图。BJT器件100具有集电极C、基极B 和发射极E三个端子。相应地，N型BJT器件100包括N阱收集区121、P阱基区122和重 掺杂的N型发射区123。基区122位于收集区121和发射区123之间，其中发射区123被收 集区121包围，这样很容易收集注入到基区122的电子，因此晶体管具有较大的增益。 0003 在工作时，集射极电流I CE 与基射极电流I BE 有一个预设的关系，换句话说，I CE 由 I BE 或者基射极电压V BE 控制，集射极电流I CE 与基射极电流I BE 的。
9、比值通常是指BJT器件的 增益。而且，BJT器件100的击穿电压通常是指当基极开路，对集电极C和发射极E施加电 压时集射极的击穿电压BV CEO ，也可指发射极处于开路时对集电极和基极施加电压时集电极 与基极之间的击穿电压BV CBO 。 0004 晶体管的增益和击穿电压与垂直方向的基区宽度L b 以及水平方向的基区宽度L S 是紧密相关的。靠近表面的水平方向基区宽度L S 为基区的布局宽度（layout width），基区 布局宽度的控制受光刻技术的限制，此外，由于表面粗糙度，电流偏向于从半导体器件的内 部流过，这就需要根据电流的大小来调节垂直方向的基区宽度L b 。基区的掺杂浓度一定时， 。
10、垂直方向的基区宽度L b 越大，击穿电压越高，增益越低。在实际的应用中，垂直方向的基区 宽度L b 需要根据增益或者击穿电压的特定需求来控制。当发射区123的尺寸一定时，垂直 方向的基区宽度L b 由基区122的基区深度d 1 来决定。 0005 在传统的阱区注入方法中，注入阱区的深度通过精确控制注入条件来调节。注入 条件包括注入剂量、能量、倾斜度和热退火工艺。在实际应用中，由于不同的注入条件一般 通过额外的掩膜来实现，实现不同的注入阱区深度需要使用额外的掩膜。因此，如果具有不 同参数的多个BJT器件被集成于同一个半导体衬底上，或者多个具有不同注入深度的P阱 或N阱被制作于同一半导体衬底中时，。
11、则需要多个分别对应于特定注入深度的掩膜。采用 多个掩膜会增加半导体芯片的制作成本。此外，当制作BJT器件步骤包括改变P型阱，P型 扩散区（Pbase，P-type diffusion）或者P型注入区（Xbase，P-type implant）以提高其他 器件的性能时，BJT器件的性能也会受到影响。因此需要额外的掩膜来防止BJT器件性能 发生改变，这会进一步增加制作成本。 发明内容 0006 为了解决前面描述的一个问题或者多个问题，本发明提出一种通过调节基区的布 局宽度来控制基区深度的双极型结型晶体管的制作方法。 0007 根据本发明一实施例的一种双极结型晶体管（BJT）的制作方法，包括：在半导。
12、体 说 明 书CN 102881588 A 2/6页 5 衬底内制作收集区，该半导体衬底具有第一掺杂类型；制作具有第二掺杂类型的基区，该基 区具有基区深度；以及制作具有第一掺杂类型的发射区；其中通过调节基区的布局宽度来 控制基区深度。 0008 根据本发明又一实施例的一种双极结型晶体管（BJT）的制作方法，包括：在半导 体衬底内制作收集区，该半导体衬底具有第一掺杂类型；采用同一掩膜制作具有第二掺杂 类型的多个基区，该多个基区具有不同的基区深度；以及制作具有第一掺杂类型的多个发 射区；其中通过调节多个基区的布局宽度来分别控制该多个基区的基区深度。 附图说明 0009 为了更好的理解本发明，将根据。
13、以下附图对本发明进行详细描述： 图1是现有的BJT器件100的剖视图； 图2是根据本发明一实施例的阱区制作过程中半导体器件200的剖视图； 图3是根据本发明一实施例的包括BJT器件的半导体器件300的剖视图； 图4是根据本发明一实施例的包括多个BJT器件的半导体器件400的剖视图； 图5A5G是根据本发明一实施例的BJT器件在制作过程中的剖视图； 图6A6I是根据本发明另一实施例的BJT器件在制作过程中的剖视图； 图7A7E是根据本发明又一实施例的N型BJT器件在制作过程中的剖视图。 具体实施方式 0010 下面参照附图充分描述本发明的包括BJT器件的半导体器件及其制作方法的各 示范实施例。在。
14、一个实施例中，半导体器件包括集成于衬底内的BJT器件。BJT器件包括收 集区、基区和发射区，其中收集区具有第一掺杂类型，制作于衬底上。基区具有第二掺杂类 型，从半导体器件的上表面制作在收集区内。发射区具有第一掺杂类型，从半导体器件的上 表面制作于基区内。基区深度通过调节基区的布局宽度来控制。在下面对本发明的详细描 述中，为了更好地理解本发明，描述了大量的细节。然而，本领域技术人员将理解，没有这些 具体细节，本发明同样可以实施。为了清晰明了地阐述本发明，本文简化了一些具体结构和 功能的详细描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施 例中不再赘述。尽管本发明的各项术语是。
15、结合具体的示范实施例来一一描述的，但这些术 语不应理解为局限于这里阐述的示范实施方式。 0011 在下面的描述中，“A与B正相关”通常是指当B增加A也随之增加，或者当B减少 A也随之减少。“A与B负相关”通常是指A和B处于一种折衷的关系，例如，当B增加A会 相应减少，或者当B减少A会相应地增加。 0012 图2是根据本发明一实施例的阱区制作过程中半导体器件200的剖视图。在阱区 制作过程中，在一定的注入条件下，例如一定的注入剂量、能量、倾斜度和热退火条件下，注 入阱区的最终深度与阱区的布局宽度正相关。即在阱区的制作过程中，随着掩膜开口的水 平方向宽度增加，注入深度也增加。 0013 如图2所示。
16、，两个阱区231和232在同样的制作条件下制作于N阱22中。其中制 作P阱231采用的掩膜开口宽度为L A ，制作P阱232采用的掩膜开口宽度为L B 。掩膜开口 宽度L A 小于L B ，因此P阱231的注入深度d A 小于P阱232的注入深度d B 。根据这一特性， 说 明 书CN 102881588 A 3/6页 6 BJT器件所需的垂直方向的基区宽度可通过调节其基区的布局宽度（即水平方向的基区宽 度）来控制。 0014 图3是根据本发明一实施例的包括BJT器件的半导体器件300的剖视图。半导体 器件300包括用于制作BJT器件的BJT区。此外，半导体器件300还可包括用于制作其他 半导。
17、体器件的其他区域。如图3所示，半导体器件300包括P型衬底31。在其它实施例中， 衬底31可以是N型或者其他类型合适的材料。 0015 在图3所示的BJT区域中制作有N型BJT器件。BJT器件包括N型收集区321，从 上表面300T制作在收集区321内的P型基区322，以及从上表面300T制作在基区322内的 重掺杂N型发射区323。半导体器件300的下表面300B是P型衬底31的外表面，与上表面 300T相对。BJT区域还可进一步包括位于收集区321下方的N型掩埋层（NBL）32，收集区 321、基区322以及发射区323分别通过接触区或者金属接触与外部电路耦接以形成集电极 C、基极B和发射。
18、极E。 0016 无偏置时，V BE =0，V CE =0，垂直方向的基区宽度L d 影响着BJT器件300的增益和击穿 电压。BJT器件300具有的击穿电压通常是指当基极开路，对集电极C和发射极E施加电压 时集射极的击穿电压BV CEO 。击穿电压也可是指发射极处于开路时对集电极和基极施加电压 时集电极与基极之间的击穿电压BV CBO 。垂直方向的基区宽度L d 是指在垂直方向上收集区 321和发射区323之间的基区322的宽度或者厚度。基区322的P阱掺杂浓度一定时，BJT 器件的增益和击穿电压与垂直方向的基区宽度L d 的关系一定。垂直方向的基区宽度L d 越 宽，增益越低，击穿电压越高。
19、。 0017 垂直方向的基区宽度L d 由P阱的深度d 11 （或称为基区深度）和N+发射区323的 深度d 22 确定。发射区的深度d 22 一定时，垂直方向的基区宽度L d 由基区深度d 11 确定。基 区322的基区深度d 11 越深、曲率越大，垂直方向的基区宽度L d 越宽。如图2所述，基区深 度d 11 可通过作为基区322的P阱的布局宽度L 1 来调整，垂直方向的基区宽度L d 也可通过 布局宽度L 1 来调节，其中布局宽度L 1 表示基区322的水平方向上的跨越宽度。 0018 半导体器件300的其他区域进一步包括位于图3中右半部分的至少一个P阱332。 在其他区域的P阱332和。
20、BJT区域中的P阱322使用同一掩膜制作。在一个实施例中，P阱 332是另一个BJT器件的基区。在其它实施例中，P阱332有其他作用，例如，P阱332是N 型结型场效应晶体管（JFET）的栅极区。P阱的深度可根据它的布局宽度来调节，如图2所 示，P阱的深度与布局宽度正相关。图3中BJT区中的P阱322布局宽度L 1 大于P阱332 布局宽度L 2 ，P阱322的深度d 11 大于P阱332的深度d 12 。在另一个实施例中，BJT器件的 基区的布局宽度小于其他区P阱的布局宽度，BJT器件的基区深度小于所述其他区中P阱 的深度。 0019 图4是根据本发明一实施例的包括多个BJT器件的半导体器件。
21、400的剖视图。半 导体器件400包括第一BJT器件BJT1和第二BJT器件BJT2。BJT器件BJT1和BJT2集成 于同一半导体衬底中。每个BJT器件均包括集电极（C1/C2）、基极（B1/B2）和发射极（E1/ E2）。BJT器件垂直方向的基区宽度与其布局宽度正相关。因此，若第一BJT器件BJT1的布 局宽度L 3 大于第二BJT器件BJT2的横向宽度L 4 ，BJT1的基区深度d 41 大于BJT2的基区深 度d 42 ，BJT器件垂直方向的基区宽度L d3 大于L d4 。因此，BJT1的击穿电压大于BJT2的击穿 电压，BJT1的增益小于BJT2的增益。 说 明 书CN 10288。
22、1588 A 4/6页 7 0020 图5A5G是根据本发明一实施例的BJT器件在制作过程中的剖视图。该制作方法 包括： 步骤一，在衬底上制作N型掩埋层NBL； 步骤二，在衬底上生长N型外延层以制作收集区； 步骤三，在收集区内制作P阱作为基区，其中根据所需的垂直方向的基区宽度和给定 的发射区深度，调节与P阱相对应的布局宽度； 步骤四，在P阱内制作N+发射区。下面根据图5A图5E来详细描述该制作方法。 0021 如图5A所示，在BJT区的P型衬底501上形成NBL层502。NBL层502位于BJT器 件的下方以减小寄生晶体管效应和寄生电阻。 所称“半导体衬底”也可是P型衬底501和 N型外延层5。
23、03的统称。在一个实施例中，衬底501可以是除P型外的其他类型材料。如果 要在半导体衬底501中制作多个BJT区，可制作多个NBL区502。NBL区502可采用任意合 适的方法来制作，为了简明起见，在此不再赘述。 0022 如图5B所示，N型层503制作于衬底501的表面，并部分位于NBL层502上。N型 层503用于形成BJT器件的收集区。在一个实施例中，N型层503由制作于衬底501上的N 型外延层构成。在其它实施例中，N型层503是通过离子注入步骤掺杂成N阱。在一个实 施例中，所称“衬底”是N型层503和最初的P型衬底501的统称。 0023 图5C5E是制作作为基区的P阱和控制P阱深度。
24、的光刻过程。在图5C中， 在N型 外延层503的上方制作光阻层504。如图5D所示，在光阻层504的上方放置具有开口5050 的掩膜505。通过计算掩膜开口5050的宽度L 5 （或称布局宽度）来满足BJT器件所需的性 能。 0024 BJT器件的掺杂浓度一定时，BJT器件的性能，例如击穿电压或者增益，与其垂直 方向的基区宽度的关系是确定的。当由于其他器件的需求导致掺杂浓度发生变化时，BJT器 件的性能可通过调节垂直方向的基区宽度来维持。如前面图2中所述，BJT器件垂直方向 的基区宽度可根据基区的布局宽度来控制。基区的布局宽度与所需的击穿电压正相关，与 所需的增益负相关。因此高增益的BJT器件。
25、要求基区的布局宽度窄，而低增益的BJT器件 要求基区的布局宽度较宽。图5E中，图案化光阻层504以形成与掩膜开口5050具有同样 宽度L 5 的开口5040。 0025 图5F中，在给定的注入条件下，通过开口5040将P型杂质掺杂入N型外延层503 中以形成P阱51，然后进行后续的热退火工艺。在一个实施例中，给定的注入条件可用来形 成其他P阱。给定的注入条件包括，但不限于注入剂量、能量和倾斜度。如图2所述，P阱 51的深度d 15 与布局宽度L 5 正相关。 0026 图5G所示为从上表面在P阱51中制作N+发射区52的光刻与注入过程。基区53 由P阱51和发射区52来确定。由于基区深度d 1。
26、5 与布局宽度L 5 正相关，发射区52的深度 一定时，垂直方向的基区宽度L d5 可由布局宽度L 5 来控制，与布局宽度L 5 正相关。其后，还 可进行其他的步骤以完成BJT器件的制作，例如，制作用于集电极、基极和发射极的接触区 的步骤和/或其他合适的步骤。 0027 图6A6I是根据本发明另一实施例的BJT器件在制作过程中的剖视图。在这一制 作过程中，首先制作作为基区的P阱61，然后采用P阱氧化层作为掩膜来制作用作收集区的 N阱。在一个实施例中，NBL层的制作与图5A中所示的步骤大致相同。如图6A所示，制作 说 明 书CN 102881588 A 5/6页 8 外延层601，N阱的制作在稍。
27、后的步骤中进行。 0028 如图6B所示，在外延层601上生长钝化层604，该钝化层604包括氧化层和位于氧 化层上方的氮化层。钝化层604可以采用诸如化学气相淀积（Chemical Vapor Deposition, CVD）等任意合适的工艺来制作。然后，在钝化层604上制作光阻层602。 0029 图6C所示为与图5C5E基本类似的光刻过程。首先，在光阻层602上形成具有 开口6030的掩膜603。掩膜开口6030的宽度L 6 根据BJT器件所要求的性能，或者BJT器 件的垂直方向的基区宽度来计算，其中BJT器件的垂直方向的基区宽度与布局宽度L 6 正相 关。如果需要高增益，则调整宽度L 。
28、5 变窄以获得更窄的垂直方向的基区宽度。如果需要高 击穿电压，则调整宽度L 5 变宽以获得更宽的垂直方向的基区宽度。然后图案化光阻层602 以形成布局宽度也为L 6 的基区开口6020。 0030 如图6D所示，通过基区开口6020对钝化层604进行蚀刻，以露出宽度为L 6 的外 延层601表面。钝化层604的蚀刻可采用例如等离子蚀刻等任意合适的技术。然后移除光 阻层602。钝化层604作为硬掩膜将被用于形成用作BJT器件收集区的N阱。 0031 图6E中，P型杂质通过钝化层604的开口6040被注入至外延层601中，以形成P 阱63。注入条件一定时，即注入的剂量、注入的能量、倾斜度或者热退火。
29、工艺等条件一定时， 基区深度d 16 与其布局宽度L 6 正相关。如图6F所示，在钝化层604的窗口6040内进行P阱 氧化工艺，在P阱63的表面生长P阱氧化层630。 0032 图6G中，将P阱氧化层630作为阻挡掩膜来形成N阱62，例如磷等N型杂质被注 入和自对准P阱氧化层630的边界。N阱注入完成之后，移除P阱氧化层630。尽管图6G中 示出的N阱62是彼此分隔的部分，从俯视角度看，N阱62可以是连接在一起的整体区域。 0033 如图6H所示，在给定的热条件下，N阱62被推进，并在P阱63下方侧边扩散，以 形成BJT器件的收集区。在图6I中，进行光刻过程以从上表面在P阱63中形成N+发射。
30、区 64。基区65由P阱63和发射区64确定。垂直方向的基区宽度L d6 由P阱63的深度d 16 和 发射区64的深度d 26 来确定。若d 26 的深度一定，垂直方向的基区宽度L d6 由基区深度d 16 确定，并可通过调节P阱63的布局宽度L 6 来控制，从而可通过改变L 6 来调节BJT器件的性 能。 0034 在图5A5G和图6A6I所示的制作过程的基区制作步骤中，BJT器件垂直方向的基 区宽度通过调节布局宽度来控制。因而，当BJT器件与其他电路或者元器件集成在同一半 导体衬底中时，BJT器件的特定的垂直方向的基区宽度不需要额外的掩膜。图5A5G和图 6A6I所示的实施例仅仅是为了说。
31、明的目的，为了说明简要，省略了一些步骤和元器件的描 述。 0035 在前述的方法中描述了通过调节基区的布局宽度来控制基区深度，在另一种方法 中，可通过调节N阱的布局宽度来控制NPN BJT器件的基区深度，其中N阱与作为基区的P 阱互补。当然，可通过调节P阱的布局来控制P型BJT器件的基区深度，其中P阱与用作基 区的N阱互补。 0036 图7A7E是根据本发明又一实施例的N型BJT器件在制作过程中的剖视图，其中 通过调节N阱的布局宽度来控制基区深度。如图7A所示，该制作方法包括在衬底701上制 作钝化层704。钝化层704包括位于衬底701上的氧化层和位于氧化层上方的氮化层。在 钝化层704上放。
32、置光阻层702。衬底701可进一步包括初始的半导体衬底，位于初始半导体 说 明 书CN 102881588 A 6/6页 9 衬底上BJT区域的N+掩埋层NBL，以及位于初始半导体衬底和掩埋层上的外延层。 0037 图7B所示是光刻过程。具有掩膜开口7030的掩膜703被放置于光阻层702上， 然后光阻层702被图案化。尽管图示的掩膜开口7030具有分隔的区域，但从俯视角度看， 这些区域可以是连接在一起的一个整体区域。应当注意，图7B的剖视图仅仅示出半导体器 件的一部分，掩膜开口7030可能仅是掩膜开口的一部分，并且图7B所示的分隔的掩膜开口 7030从俯视角度看是连接在一起的整体。掩膜703。
33、具有一个宽度为L 7 的图案7020，且7020 与开口7030互补。宽度L 7 即为布局宽度 如图7C所示，蚀刻钝化层704以形成开口，并通过开口将N型杂质注入衬底701中以 形成N阱72。如图7D所示， 在N阱72的表面生长N阱氧化层720，N阱氧化层720被用 作阻挡掩膜，P型杂质通过开口730被注入衬底701中以形成用作基区的P阱73。P阱73 的深度与开口730的宽度正相关。开口730与布局开口7030互补。 0038 然后，如图7E所示，进行热退火，使P阱73下方的N阱72横向扩散以形成收集区。 尽管热退火工艺可能同时推进P阱73，但P阱73的侧边扩散距离为预定值。图7D中的基 区。
34、开口730与图7B中的掩膜开口7030互补，基区深度d 17 与布局宽度L 7 正相关。 0039 尽管图5A5G、图6A图6I以及图7A7E所示的制作步骤中仅给出了单个BJT器 件制作步骤的示意图，在实际的应用中，这些制作步骤也可应用于本发明所述包括多个BJT 器件的半导体器件的制作步骤中。 0040 此外，上述实施例均涉及制作N型BJT器件，在其它实施例中，具有相反掺杂类型 的P型BJT器件同样满足本发明的精神和保护范围。在一个实施例中，第一掺杂类型为N 型（例如掺杂磷或砷或者其他采用电子导电的的材料），第二掺杂类型为P型（例如掺杂硼、 铝或者镓以及其他采用空穴导电的材料）。 0041 上。
35、述本发明的说明书和实施仅仅以示例性的方式对本发明进行了说明，这些实施 例不是完全详尽的，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是 可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通 技术人员所了解。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护 范围。 说 明 书CN 102881588 A 1/9页 10 图1 图2 说 明 书 附 图CN 102881588 A 10 2/9页 11 图3 图4 图5A 说 明 书 附 图CN 102881588 A 11 3/9页 12 图5B 图5C 图5D 说 明 书 附 图CN 102881588 A 12 4/9页 13 图5E 图5F 说 明 书 附 图CN 102881588 A 13 5/9页 14 图5G 图6A 图6B 说 明 书 附 图CN 102881588 A 14 6/9页 15 图6C 图6D 图6E 说 明 书 附 图CN 102881588 A 15 7/9页 16 图6F 图6G 图6H 说 明 书 附 图CN 102881588 A 16 8/9页 17 图6I 图7A 图7B 说 明 书 附 图CN 102881588 A 17 9/9页 18 图7C 图7D 图7E 说 明 书 附 图CN 102881588 A 18 。