用于结实耐用封装的带有增强型上部接头结构的结型势垒肖特基二极管及其方法.pdf

摘要
申请专利号：	CN201210238750.3	申请日：	2012.07.11
公开号：	CN102881719A	公开日：	2013.01.16
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H01L 29/40申请日:20120711\|\|\|公开
IPC分类号：	H01L29/40; H01L29/872; H01L21/28; H01L21/329	主分类号：	H01L29/40
申请人：	万国半导体股份有限公司
发明人：	安荷·叭剌; 潘继; 伍时谦
地址：	美国加利福尼亚桑尼维尔奥克米德公园道475号
优先权：	2011.07.15 US 13/184,488
专利代理机构：	上海信好专利代理事务所(普通合伙) 31249	代理人：	张静洁;徐雯琼
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内容摘要

一种带有增强型上部接头结构的半导体结型势垒肖特基二极管。参照X-Y-Z坐标系，结型势垒肖特基二极管具有平行于X-Y平面的半导体衬底。位于半导体衬底上方的有源器件区，具有带有Z-方向电流的结型势垒肖特基二极管。半导体衬底上方的外围保护区包围着有源器件区。有源器件区具有有源下部半导体衬底以及在有源下部半导体结构上方的增强型有源上部接头结构。增强型有源上部接头具有顶部接触金属，向下延伸，并与增强型上部接头结构的底部电传导；顶部接触金属内嵌入的底部支撑结构由硬材料制成，嵌入底部支撑结构向下延伸到增强型上部接头结构的底部。当结型势垒肖特基二极管封装时，在顶部接触金属上方一旦产生接合力，那么嵌入底部支撑结构就会增强增强型上部接头结构抵御顶部接触金属可能的细微破裂，降低结型势垒肖特基二极管的漏电流。

权利要求书

权利要求书一种带有增强型上部接头结构的半导体结型势垒肖特基二极管，其特征在于，参照X‑Y‑Z笛卡尔坐标系，该结型势垒肖特基二极管包含：一个半导体衬底，其主平面平行于X‑Y平面；一个有源器件区，在半导体衬底上方，具有一个内置的结型势垒肖特基二极管，其主器件电流平行于Z‑轴；一个外围保护区，在半导体衬底上方，处于有源器件区附近并包围有源器件区，所述的外围保护区结构用于提高内置的结型势垒肖特基二极管的击穿电压；所述的有源器件区包括一个有源下部半导体结构以及一个位于该有源下部半导体结构之上的增强型有源上部接头结构，有源下部半导体结构和增强型上部接头结构之间的结构构成所述的结型势垒肖特基二极管；所述的增强型上部接头结构包含：一个顶部接触金属，向下延伸并与增强型上部接头结构的底部电传导；以及一个嵌入底部支撑结构，由硬材料制成并嵌入顶部接触金属内，所述的嵌入底部支撑结构还向下延伸到增强型上部接头结构底部；以至于在结型势垒肖特基二极管的后续封装时，一旦在顶部接触金属上产生向下的机械接合力，那么嵌入底部支撑结构将用于加强增强型上部接头结构抵御顶部接触金属可能的细微破裂，降低内置的结型势垒肖特基二极管的漏电流。如权利要求1所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的增强型上部接头结构的底部还包含一个中间势垒金属层，在顶部接触金属的底部和有源下部半导体结构的顶面之间，所述的中间势垒金属层：与有源下部半导体结构的顶部部分一起，形成内置的结型势垒肖特基二极管的肖特基二极管部分；并且也作为势垒，阻止顶部接触金属扩散到有源下部半导体结构顶面部分中。如权利要求2所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的嵌入底部支撑结构的硬材料为绝缘物，因此：在有源器件区界限的X‑Y区域上，嵌入的嵌入底部支撑结构包含分别向上指示的嵌入底部支撑结构隆起的二维栅格；以及顶部接触金属的下部包含向下指示的顶部接触金属手指栅格，互补并各自嵌入所述的底部支撑结构隆起；从而在整个有源器件区上，顶部接触金属和有源下部半导体结构的顶面部分之间，构成一个二维的栅格接头。如权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的中间势垒金属层为双层，包含：一个下部势垒金属层，沿X‑Y平面，在有源器件区内延伸；以及一个上部势垒金属层，在下部势垒金属层上方，仅在顶部接触金属手指栅格的X‑Y手指印迹内延伸；以至于双势垒金属层仅位于顶部接触金属手指栅格下面。如权利要求4所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于：所述的半导体衬底由硅制成；所述的顶部接触金属由铝‑铜制成；所述的下部势垒金属层由硅化钛制成；以及所述的上部势垒金属层由硅化钛制成。如权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的硬绝缘嵌入底部支撑结构的材料为低温热氧化物‑磷硅酸盐回流玻璃或四乙基原硅酸盐；相应地，外围保护区包含一个外围上部支撑底层结构，除了延伸到外围保护区中并相应地形成图案外，所述的外围上部支撑底层结构由与所述的嵌入底部支撑结构隆起相同的材料制成，并在横截面上处于和所述的嵌入底部支撑结构隆起同一高度。如权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的嵌入底部支撑结构隆起的栅格几何特征为：隆起的横截面尺寸约为0.3微米至50微米；隆起的高度约为0.3微米至15微米；以及最小的隆起‑隆起间距约为1.4微米。如权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，还包含一个顶部器件钝化层，覆盖有源器件区和外围保护区，沿X‑Y平面在预设位置处有一个或多个顶垫开口，用于在结型势垒肖特基二极管的后续封装时，接收向下的机械接合力。如权利要求8所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，为了更好地加强增强型上部接头结构抵御可能的顶部接触金属的细微破裂，所述的分别向上指示的嵌入底部支撑结构隆起的二维栅格，构筑成仅仅在每个顶垫开口下方配置一个固体嵌入底部支撑结构的隆起顶部。如权利要求8所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的嵌入底部支撑结构隆起的栅格配置成几何图形，使所述的顶部器件钝化层的区域下方不存在顶垫开口，也不存在所述的嵌入底部支撑结构隆起，因此用固体顶部接触金属材料填充相应的增强型上部接头结构的体积，使所述的增强型上部接头结构的电导率达到最大。如权利要求8所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的顶部器件钝化层由氧化硅、氮化硅或聚酰亚胺制成。如权利要求4所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于：所述的半导体衬底为重掺杂浓度的N++型导电类型；以及所述的有源下部半导体结构包含一个N型导电类型的半导体漂流层，延伸到外围保护区之中并从中穿过，有源下部半导体结构的顶面部分包含，沿X‑Y平面，多个P+导电类型的表面结型势垒腔，在半导体漂流层中，构成内置的结型势垒肖特基二极管的结型势垒部分；因此，外围保护区包含多个外围保护环，除了延伸到外围保护区中并形成图案外，都是由与表面结型势垒腔相同的材料制成的，并与表面结型势垒腔处于横截面的同一高度上。如权利要求12所述的增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的多个表面结型势垒腔的水平尺寸和位置没有必要与向上指示的嵌入底部支撑结构隆起的所述栅格相匹配。如权利要求12所述的增强型上部接头结构的结型势垒肖特基二极管，其特征在于，在多个外围的保护环和外围上部支撑底层结构之间，外围保护区还包含一个中间堆栈具有：多个硬掩膜环并沿X‑Y平面与外围的保护环在空间上相互交替设置；以及低温热氧化物层在多个硬掩膜环上方，和外围上部支撑底层结构的下方。如权利要求12所述的增强型上部接头结构的结型势垒肖特基二极管，其特征在于：表面结型势垒腔的深度约为0.1微米至50微米；以及邻近的表面结型势垒腔之间的间距约为0.3微米至50微米。一种用于制备带有增强型上部接头结构上部接头结构的半导体结型势垒肖特基二极管的方法，其特征在于，该方法包含，参照X‑Y‑Z笛卡尔坐标系：制备一个半导体衬底，平行于X‑Y平面；制备一个有源器件区，在所述的半导体衬底上方，具有一个内置的结型势垒肖特基二极管；制备一个外围保护区，在所述的半导体衬底上方，处于所述的有源器件区附近并包围所述的有源器件区；所述的有源器件区包括一个有源下部半导体结构以及一个增强型有源上部接头结构，在所述的有源下部半导体结构上方，与所述的有源下部半导体结构一起构成所述的结型势垒肖特基二极管，所述的增强型上部接头结构包含：一个嵌入的底部支撑结构，包含一个由硬的绝缘材料制成的分别向上指示的嵌入底部支撑结构隆起的二维栅格；以及一个向下延伸的顶部接触金属，所述的顶部接触金属的下部包括一个向下指示的顶部接触金属手指栅格，互补并各自嵌入所述的嵌入底部支撑结构隆起，以便在所述的结型势垒肖特基二极管的后续封装时加强增强型上部接头结构抵御顶部接触金属可能的细微破裂；该方法还包含：将所述的半导体衬底分成有源器件区和外围保护区，并制备部分的结型势垒肖特基二极管，包括：在所述的半导体衬底上方的N型导电类型的半导体漂流层，具有多个P+型导电类型的表面结型势垒腔置于所述的半导体漂流层中，从而构成所述的有源下部半导体结构以及一个完整的外围保护区，包括多个外围保护环内置于所述的半导体漂流层中；在所述的有源器件区上方，制备一个下部势垒金属层；在所述的下部势垒金属层上方，制备所述的嵌入底部支撑结构隆起的栅格；在所述的下部势垒金属层上方，制备一个上部势垒金属层；并且沉积顶部接触金属，并形成图案。如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，所述的下部势垒金属层由硅化钛制成，在所述的有源器件区上方制备所述的下部势垒金属层为二步骤自对准的硅化物制备工艺，该工艺包含以下步骤：在器件上方，先沉积钛，再沉积氮化硅；并且通过快速热处理器件，从而仅在所述的有源器件区中形成下部势垒金属层。如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，该方法包含：在器件上方，先沉积所述的低温热氧化物，再沉积磷硅酸盐，然后通过热回流工艺，制成低温热氧化物‑磷硅酸盐回流玻璃；用低温热氧化物‑磷硅酸盐玻璃掩膜，对应嵌入底部支撑结构隆起栅格的X‑Y横截面，然后通过下部势垒金属层处的自截止，各向异性地刻蚀掉低温热氧化物‑磷硅酸盐回流玻璃；然后除去低温热氧化物‑磷硅酸盐玻璃掩膜，从而制成嵌入底部支撑结构隆起的栅格。如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，制备嵌入底部支撑结构隆起的栅格包含：在器件上方仅沉积一层四乙基原硅酸盐；用四乙基原硅酸盐掩膜，对应嵌入底部支撑结构隆起栅格的X‑Y横面，然后通过下部势垒金属层处的自截止，各向异性地刻蚀掉四乙基原硅酸盐层；然后除去四乙基原硅酸盐掩膜，从而制成嵌入底部支撑结构隆起的栅格。如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，所述的上部势垒金属层是由硅化钛制成的，在下部势垒金属层上方制备上部势垒金属层为二步骤自对准的硅化物制备工艺，该工艺包含以下步骤：在器件上方，先沉积钛，再沉积氮化硅；并且通过快速热处理器件，从而仅在有源器件区中形成上部势垒金属层。如权利要求20所述的用于制备结型势垒肖特基二极管的方法，其特征在于，沉积顶部接触金属并形成图案包含以下步骤：在器件上方，沉积一个顶部接触金属层，再通过热工艺处理器件，以改善顶部接触金属层和上部势垒金属层之间的接触；利用顶部接触金属掩膜，通过刻蚀掉不需要的顶部接触金属层，形成图案；然后除去顶部接触金属掩膜。如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，所述的制备部分结型势垒肖特基二极管包含以下步骤：制备所述的有源下部半导体结构以及所述的外围的保护环，附加多个硬掩膜元件，位于表面结型势垒腔的上方，但沿X‑Y平面错位成与表面结型势垒腔相互交替设置；在器件上方，沉积低温热氧化物层；利用对应于外围保护区的低温热氧化物掩膜，覆盖所述的低温热氧化物层，通过刻蚀掉不需要的低温热氧化物层，形成图案；然后除去低温热氧化物掩膜，从而完成外围保护区和有源下部半导体结构。如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，该方法还包含：沉积顶部器件钝化层并形成图案，覆盖有源器件区和外围保护区，形成的图案沿X‑Y平面在预设位置处有一个或多个顶垫开口，用于在结型势垒肖特基二极管的后续封装中，接收向下的机械接合力。

说明书

说明书用于结实耐用封装的带有增强型上部接头结构的结型势垒肖特基二极管及其方法
技术领域
本发明主要涉及半导体器件结构领域。更确切的说，本发明是关于制备一种用于芯片后封装的集成支撑结构的结型势垒肖特基二极管的器件结构及其制备方法。
背景技术
与半导体‑半导体P‑N结型二极管相比，肖特基二极管是一种金属‑半导体结型二极管，带有非常理想的低正向电压降。肖特基二极管的另一个重要的优势在于，作为一个“多数载流子”半导体器件，它的反向恢复时间很短。这就意味着，例如，如果肖特基二极管的半导体本体掺杂的N‑型，那么在器件正常运行时，起主要作用的仅仅是N‑型载流子（移动的电子）。
图1表示一个示例，原有技术的半导体结型势垒肖特基（JBS‑SKY）二极管10。参见附加的X‑Y‑Z笛卡尔坐标系，原有技术的结型势垒肖特基二极管10具有以下主要部分：
半导体衬底（SCST）12，其主平面平行于X‑Y平面。
在半导体衬底 12上方的有源器件区（ACDZ）20。有源器件区 20具有一个内置的结型势垒肖特基二极管24，其主器件电流平行于Z‑轴。
在半导体衬底 12上方的外围保护区（PRGZ）40。尽管，为了避免不必要的繁琐细节，原有技术的结型势垒肖特基二极管10的右侧没有在此处表示出，但是本领域的技术人员应明确外围保护区 40位于有源器件区 20的附近及周围，设计外围保护区 40以便维持结型势垒肖特基二极管10的低漏电流和高击穿电压。
有源器件区20具有有源下部半导体衬底（ALSS）22以及有源下部半导体结构 22上方的有源上部接头结构（UCS）26，有源下部半导体结构 22和上部接头结构 26之间的结构成上述结型势垒肖特基二极管24。
对于这些主要部分的详细说明，半导体衬底12为带有重掺杂浓度的N++型导电性。有源下部半导体结构 22具有一个N‑型半导体漂流层（SDFL）22a，延伸到外围保护区 40中，并穿过外围保护区 40，有源下部半导体结构 22的顶面还包括，沿X‑Y平面，多个在半导体漂流层 22a中的P+型表面结型势垒腔（SJBP）22b，从而构成带有半导体漂流层 22a的结型势垒肖特基二极管24的结型势垒部分。与之对应，外围保护区 40具有多个外围保护环（PPGR）22c，除了延伸到外围保护区 40并因此形成图案之外，外围的保护环 22c都是由与表面结型势垒腔 22b相同的材料制成的，并且在与表面结型势垒腔 22b同一高度上的横截面。位于半导体漂流层 22a上方的外围保护区 40上部，具有多个硬掩膜环（HMRG）29a，沿X‑Y平面，与外围的保护环 22c互为交替设置。外围保护区 40的上部也包括一个保护环钝化层（GRPL）29b，位于硬掩膜环 29a上方，并覆盖硬掩膜环 29a。在这种情况下，保护环钝化层 29b是由低温氧化物‑磷硅酸盐（LTO‑BPSG）回流玻璃制成的。
原有技术的上部接头结构 2具有一个简单的顶部接触金属（TPCM）26a。上部接头结构26的底部包括一个中间势垒金属层（BRML）28，位于顶部接触金属 26a和底部和有源下部半导体结构 22的顶面之间。中间势垒金属层 28与有源下部半导体结构 22的顶面部分一起，构成内置的结型势垒肖特基二极管24的肖特基结部分。重要的是，中间势垒金属层 28也作为一个势垒，防止顶部接触金属 2a扩散到有源下部半导体结构 22的顶面部分中，从而造成中毒。
在原有技术的结型势垒肖特基二极管10上方的是顶部器件钝化层（TDPL）30。顶部器件钝化层 30覆盖着有源器件区 20和外围保护区 40，沿X‑Y平面在预设位置上，形成带有一个或多个顶部垫开口（TPO）30a低端图案，以便在原有技术的结型势垒肖特基二极管10的后续封装时，接收向下的机械接合压力2，例如通过引线接合。材料示例，顶部器件钝化层 30可以由氧化硅、氮化硅或聚酰亚胺制成。
原有技术的结型势垒肖特基二极管10的可靠性问题，在于它的制备后封装。更确切地说，伴随引线接合产生的接合力，如图中用向下的机械接合力2表示，可以在顶垫开口 30a的底部导致顶部接触金属 26a的细微破裂，反而使金属扩散，污染有源下部半导体结构 22顶部中的半导体材料，从而降低原始的肖特基结型势垒高度。单纯的后果是使封装后的原有技术结型势垒肖特基二极管10具有无法接受的高器件漏电流（IDSS）。鉴于该问题，为了封装后的可靠性问题，我们必须改进原有技术的结型势垒肖特基二极管10。
发明内容
本发明提出了一种带有增强型上部接头结构（EUCS）的半导体结型势垒肖特基二极管。结型势垒肖特基二极管包括，参照X‑Y‑Z笛卡尔坐标系，其主平面半导体衬底平行于X‑Y平面，半导体衬底上方的有源器件区具有一个内置的结型势垒肖特基二极管，其主器件电流平行于Z‑轴，半导体衬底上方的外围保护区位于有源器件区的附近及周围，配置外围保护区用于提高内置的结型势垒肖特基二极管的击穿电压。有源器件区包括一个有源下部半导体结构以及一个位于有源下部半导体结构上方的增强型有源上部接触结构，有源下部半导体结构和增强型上部接头结构之间的结构成结型势垒肖特基二极管。增强型上部接头结构包括一个顶部接触金属向下延伸，并与增强型上部接头结构的底部导电，嵌入式底部支撑结构（EBSS）嵌在顶部接触金属中，并向下延伸到增强型上部接头结构底部，增强型上部接头结构由硬材料制成。在后续封装结型势垒肖特基二极管时，顶部接触金属上一旦产生向下的机械接合力，嵌入底部支撑结构将增强顶部接触金属应对其他方式潜在的细微破裂，降低内置的结型势垒肖特基二极管的漏电流。
在一个优选的实施例中，结型势垒肖特基二极管还包括一个中间势垒金属层，在顶部接触金属的底部和有源下部半导体结构的顶面之间。中间势垒金属层与有源下部半导体结构的顶面部分一起构成内置的结型势垒肖特基二极管的肖特基二极管部分，中间势垒金属层还作为势垒，防止顶部接触金属扩散有源下部半导体结构的顶面部分中，导致其中毒。
在一个优选的实施例中，硬嵌入底部支撑结构材料为绝缘体，包括一个各自向下的指示嵌入底部支撑结构隆起的二维栅格，顶部接触金属的下部含有一个向下指示的顶部接触金属手指的栅格，互补并且嵌入各自的嵌入底部支撑结构隆起，从而在整个有源器件区上，从顶部接触金属和有源下部半导体结构的顶面部分之间，构成一个二维栅格接头。
在一个优选的实施例中，中间势垒金属层为双层，含有一个下部势垒金属层（LBML），在整个有源器件区上沿X‑Y平面延伸，以及一个上部势垒金属层（UBML），在下部势垒金属层上方仅仅在整个顶部接触金属手指的X‑Y覆盖区上延伸，从而使双势垒金属层仅处于顶部接触金属手指下方，这正是最需要它们的地方。
在一个优选的实施例中，硬绝缘嵌入底部支撑结构材料为低温氧化物‑磷硅酸盐（LTO‑BPSG）回流玻璃，或四乙基原硅酸盐（TEOS），外围保护区包括一个外围的上部支撑结构（PUSST），除了延伸到外围保护区中并形成图案之外，都是由与嵌入底部支撑结构隆起相同的材料制成的，并且在与嵌入底部支撑结构隆起处于同一高度上的横截面。
在一个优选的实施例中，增强型上部接头结构还包括一个顶部器件钝化层，覆盖着有源器件区和外围保护区，沿X‑Y平面在预设位置处带有一个或多个顶部垫开口的图案，用于在结型势垒肖特基二极管的后续封装时接收向下的机械接合力。
在一个优选的实施例中，分离向上的指示嵌入底部支撑结构隆起的二维栅格配置成几何图形，使每个顶垫开口下方仅有一个固体嵌入底部支撑结构隆起的顶部，以便更好地增强增强型上部接头结构抵御可能的顶部接触金属细微破裂。
在一个优选的实施例中，嵌入底部支撑结构隆起的栅格配置成几何图形，使顶部器件钝化层的区域下方不存在顶垫开口，也不存在嵌入底部支撑结构隆起，因此用固体顶部接触金属材料填充增强型上部接头结构相应的体积，使增强型上部接头结构的电导率达到最大。
在一个优选的实施例中，带有重掺杂浓度的N++型导电类型的半导体衬底以及有源下部半导体结构包括一个N型导电类型的半导体漂流层，穿过外围保护区并延伸到其中，有源下部半导体结构的顶面部分包括，沿X‑Y平面，多个P+导电类型的表面结型势垒腔，在半导体漂流层中，构成内置的结型势垒肖特基二极管的结型势垒部分；因此，外围保护区包括多个外围的保护环，除了延伸到外围保护区中并形成图案之外，都是由与表面结型势垒腔相同的材料制成的，并且在与表面结型势垒腔处于同一高度上的横截面。
在一个优选的实施例中，多个表面结型势垒腔的水平尺寸和位置没有必要与向上指示嵌入底部支撑结构隆起栅格的尺寸与位置相匹配。
在一个优选的实施例中，在多个外围的保护环和外围上部支撑底层结构之间，外围保护区还包括多个硬掩膜环的中间堆栈，沿X‑Y平面与外围的保护环在空间上互为交替设置，低温热氧化物层在多个硬掩膜环上方，以及外围上部支撑底层结构的下方。
本发明提出了一种用于制备上述所述类型的带有增强型上部接头结构的半导体结型势垒肖特基（JBS‑SKY）二极管的方法。该方法包括以下步骤：
制备半导体衬底，将其分成有源器件区和外围保护区，将部分结型势垒肖特基二极管处于半导体漂流层上方，具有半导体衬底上方的N型导电类型，多个P+型导电类型的表面结型势垒腔置于半导体漂流层中，从而构成有源下部半导体结构以及完整的外围保护区，多个外围保护环外围的保护环内置在半导体漂流层中；
在有源器件区上方，制备一个下部势垒金属层；
在下部势垒金属层上方，制备嵌入底部支撑结构隆起的栅格；
在下部势垒金属层上方，制备一个上部势垒金属层；并且
沉积顶部接触金属，并形成图案。
在一个优选的实施例中，下部势垒金属层由硅化钛制成，在有源器件区上方制备下部势垒金属层为二步骤自对准的硅化物制备（自对准多晶硅化物）工艺，该工艺包括以下步骤：
在器件上方，先沉积钛（Ti），再沉积氮化硅（TiN）；并且
通过快速热处理处理器件，从而仅在有源器件区中形成下部势垒金属层。
在一个优选的实施例中，嵌入底部支撑结构隆起的栅格是通过以下步骤制成的：
在器件上方，先沉积低温热氧化物，再沉积磷硅酸盐，然后通过热回流工艺，制成低温热氧化物‑磷硅酸盐回流玻璃；或者，还可选择，在器件上方仅沉积四乙基原硅酸盐；
用低温热氧化物‑磷硅酸盐玻璃或四乙基原硅酸盐掩膜，对应嵌入底部支撑结构隆起栅格的X‑Y横截面，然后通过下部势垒金属层处的自截止，各向异性地刻蚀掉低温热氧化物‑磷硅酸盐回流玻璃；并且
除去低温热氧化物‑磷硅酸盐玻璃，或者还可选择，凭借制备嵌入底部支撑结构隆起的栅格，仅仅除去四乙基原硅酸盐掩膜。
在一个优选的实施例中，上部势垒金属层是由硅化钛制成的，在下部势垒金属层上方制备上部势垒金属层为二步骤自对准的硅化物制备（自对准多晶硅化物）工艺，该工艺包括以下步骤：
在器件上方，先沉积钛（Ti），再沉积氮化硅（TiN）；并且
通过RTP处理器件，从而仅在有源器件区中形成上部势垒金属层。
在一个优选实施例中，沉积顶部接触金属并形成图案是通过以下步骤制成的：
在器件上方，沉积一个顶部接触金属层，再通过热工艺处理器件，以便改善顶部接触金属层和上部势垒金属层之间的接触；
利用顶部接触金属掩膜，通过刻蚀掉不需要的顶部接触金属层，掩膜顶部接触金属并形成图案；并且
除去顶部接触金属掩膜。
在一个优选的实施例中，制备部分结型势垒肖特基二极管包括以下步骤：
制备所述的有源下部半导体结构以及所述的外围的保护环，附加多个硬掩膜元件，位于表面结型势垒腔的上方，但是沿X‑Y平面，与表面结型势垒腔错位并互为交替设置；
在器件上方，沉积低温热氧化物或低温热氧化物‑磷硅酸盐层；
利用对应外围保护区的低温热氧化物掩膜，通过刻蚀掉不需要的低温热氧化物或低温热氧化物‑磷硅酸盐玻璃层，覆盖低温热氧化物或低温热氧化物‑磷硅酸盐玻璃层并形成图案；并且
除去低温热氧化物掩膜，从而完成外围保护区和有源下部半导体结构。
在一个优选的实施例中，制备结型势垒肖特基二极管的方法还包括以下步骤：
沉积顶部器件钝化层并形成图案，覆盖有源器件区和外围保护区，形成的图案沿X‑Y平面在预设位置处有一个或多个顶垫开口，用于在结型势垒肖特基二极管的后续封装中，接收向下的机械接合力。
对于本领域的技术人员来说，阅读本说明的以下内容后，本发明的这些方面及其多个实施例将显而易见。
附图说明
为了更加完整地说明本发明的各种实施例，可参照附图。但是，这些附图仅用作解释说明，并不作为本发明范围的局限。
图1表示一种原有技术的半导体结型势垒肖特基二极管；
图2表示本发明所述的半导体结型势垒肖特基二极管；
图2‑1表示一种可选的本发明可选半导体结型势垒肖特基二极管；
图2A至图2O表示本发明所述的结型势垒肖特基二极管的制备工艺流程；以及
图3A和图3B分别表示本发明的另一个实施例的侧横截面图和俯视图。
具体实施方式
本文所含的上述及以下说明和附图仅用于说明本发明的一个或多个现有的较佳实施例，以及一些典型的可选件和/或可选实施例。说明及附图用于解释说明，就其本身而言，并不局限本发明。因此，本领域的技术人员将轻松掌握各种改动、变化和修正。这些改动、变化和修正也应认为属于本发明的范围。
图2和图2‑1分别表示本发明带有改良型封装后可靠性的半导体结型势垒肖特基二极管的第一种版本110以及可选版本120。虽然，本发明所述的结型势垒肖特基二极管110和120的半导体衬底 12、外围保护区 40以及有源下部半导体结构 22的结构分别与原有技术的结型势垒肖特基二极管10的对应部分类似，但是本发明所述的结型势垒肖特基二极,110凭借有源下部半导体结构 22和增强型上部接头结构 126之间的结形成一个结型势垒肖特基二极管124，在有源下部半导体结构 22上方具有增强的上部接头结构126。增强型上部接头结构 12的结构与原有技术的结型势垒肖特基二极管10的对应部分上部接头结构 26极不相同。
增强型上部接头结构 126具有：
一个顶部接触金属126a向下延伸并与增强型上部接头结构 126的底部相互电传导。
一个嵌入的底部支撑结构129ab，嵌入在顶部接触金属 126a中。嵌入底部支撑结构 129ab由硬金属制成，并向下延伸到增强型上部接头结构 126的底部。
在本发明所述的结型势垒肖特基二极管110的后续封装时，一旦在顶垫开口 30a中以及顶部接触金属 126a上方产生向下的机械接合力2，嵌入底部支撑结构 129ab将用于增强增强型上部接头结构 126抵御顶部接触金属126a可能的细微破裂，降低内置的结型势垒肖特基二极管124的漏电流。
在本例中，硬嵌入底部支撑结构 129ab材料是由低温热氧化物‑磷硅酸盐回流玻璃129（图2）或四乙基原硅酸盐 130（图2‑1）制成的绝缘物。因此，为了确保顶部接触金属 126a和有源下部半导体结构 22之间的电传导：
a）        嵌入的硬嵌入底部支撑结构 129ab在有源器件区 20所限的X‑Y区域内，构成各自向上指示的嵌入底部支撑结构隆起131的二维栅格。
b）       顶部接触金属 126a的下部构成向下指示的顶部接触金属栅格手指126b，与嵌入底部支撑结构隆起131互补并互为嵌入。
以这种方式，顶部接触金属126a和有源下部半导体结构 22的顶面部分之间的二维电接触栅格形成在整个有源器件区 20上。
增强型上部接头结构 126的底部包括在顶部接触金属 126a的底部和有源下部半导体结构 22的顶面之间的中间势垒金属层128。中间势垒金属层 128的功能类似于原有技术的结型势垒肖特基二极管10（图1）的对应部分中间势垒金属层 28。要注意的是，中间势垒金属层 128为双势垒金属层，具有：
c）       一个下部势垒金属层128a，在有源器件区 20内，沿X‑Y平面延伸。
d）       一个上方势垒金属层128b，在下部势垒金属层 128a的上面，仅在顶部接触金属手指126b的X‑Y手指印迹区内延伸。
以这种方式，双势垒金属层仅处于顶部接触金属手指126b下方，这正是最需要它们的地方。此外，顶部接触金属 126a和有源下部半导体结构 22之间的全横向（X‑Y平面）面传导仍然在整个有源器件区 20上。
在本发明所述的结型势垒肖特基二极管110的一个典型实施例中：
半导体衬底 12由硅制成。
顶部接触金属 126a由铝‑铜（Al‑Cu）制成，厚度为3微米‑4微米。
下部势垒金属层 128a和上部势垒金属层 128b都由硅化钛制成，厚度为200埃‑1000埃。
硬绝缘嵌入底部支撑结构 129ab材料由低温热氧化物‑磷硅酸盐回流玻璃129（图2）或四乙基原硅酸盐 130（图2‑1）制成。因此，外围保护区 40具有一个外围上部支撑结构129。除了延伸到外围保护区 40中并据此形成图案之外，外围上部支撑底层结构 129是由与嵌入底部支撑结构隆起131相同的材料制成的，并且与嵌入底部支撑结构隆起131同一高度。
与原有技术的结型势垒肖特基二极管10类似，在多个外围的保护环 22c和外围上部支撑底层结构 129之间，外围保护区 40具有一个中间堆栈：
多个硬掩膜环 29a，位于多个外围的保护环 22c上方，并在空间上沿X‑Y平面与外围的保护环互为交替设置。以及：
或者：一个低温热氧化物保护环钝化层保护环钝化层 29b，位于多个硬掩膜环29a上方，低温热氧化物、磷硅酸盐制成的外围上部支撑底层结构 129（图2）下方。
或者：一个低温热氧化物、磷硅酸盐保护环钝化层保护环钝化层 29b，位于多个硬掩膜环 29a上方，四乙基原硅酸盐制成的外围上部支撑底层结构 130（图2‑1）下方。
在本发明所述的结型势垒肖特基二极管110的一个典型实施例中，表面结型势垒腔 22b的栅格几何特征在于：
表面结型势垒腔 22b的深度（Z‑方向，长度为“a”）为0.1微米至50微米左右。
嵌入底部支撑结构隆起131的栅格几何特征在于：
隆起横截面长度（X‑Y平面，长度为“b”）为0.3微米至50微米左右。
隆起高度（Z‑轴，长度为“c+d”）为0.3微米至15微米左右。
最小的隆起‑隆起间距（X‑Y平面，长度为“e”）为1.0微米左右。
本发明的另一个重要实施例为，虽然定性上看，有源下部半导体结构 22的结构类似于原有技术的结型势垒肖特基二极管10（图1），但是多个表面结型势垒腔 22b的横向尺寸和位置（X‑Y平面）与嵌入底部支撑结构隆起131的尺寸与位置并不匹配。其原因在于顶部接触金属 126a和有源下部半导体结构 22之间的全横向（X‑Y平面）面电传导，由这个有源器件区 20上的双势垒金属层128维持。与原有技术的结型势垒肖特基二极管10类似，本发明所述的结型势垒肖特基二极管110也具有一个顶部器件钝化层 30，覆盖着有源器件区 20和外围保护区 40。顶部器件钝化层 30的图案沿X‑Y平面，在预设位置处带有一个或多个顶垫开口 30a，用于在本发明所述的结型势垒肖特基二极管110的后续封装时，接收向下的机械接合力2。
简言之，虽然原有技术的结型势垒肖特基二极管10并没有低温热氧化物‑磷硅酸盐或四乙基原硅酸盐在结型势垒肖特基二极管24上方，但是本发明在结型势垒肖特基二极管124的上方，附加了一个嵌入的硬低温热氧化物‑磷硅酸盐（结型势垒肖特基二极管110，图2）或隆起的四乙基原硅酸盐（结型势垒肖特基二极管120，图2‑1）栅格，以避免与后器件接合操作有关的可靠性问题。除此之外，这些嵌入的低温热氧化物‑磷硅酸盐隆起可以随机地分布在X‑Y平面内。
图2A至图2O表示本发明所述的结型势垒肖特基二极管110的制备工艺流程。作为该制备流程的子集，图2A至图2G表示不含增强型上部接头结构 126的部分结型势垒肖特基二极管的制备。
在图2A中，在制备一个N++型半导体衬底（N++ sub） 12，N‑型半导体漂流层（N‑ epi）22a外延生长在N++型半导体衬底 12上方。然后，在器件制备时，形成一个硬掩膜29（例如厚度为6000埃）。
在图2B中，光致抗蚀剂（PR）150覆盖在制备中的器件上方。
在图2C中，形成图案后，将制备中的器件分成有源器件区 20和外围保护区 40，例如通过所用的P+掩膜，利用湿和干掩膜腐蚀剂，使PR 150和硬掩膜29分别形成带图案的光致抗蚀剂（PR）150a和带图案的硬掩膜29c。
在图2D中，分别形成多个表面结型势垒腔 22b和外围的保护环 22c，例如通过BF2和硼离子植入，以及湿加干刻蚀，在有源器件区 20和外围保护区 40中的半导体漂流层 22a上方。
在图2E中，在制备中的器件上方，除去带图案的PR 150a后，沉积保护环钝化层 29b，例如低温热氧化物（低温热氧化物）层（对于图2的结型势垒肖特基二极管110来说）或热氧化物‑磷硅酸盐层（对于图2‑1的结型势垒肖特基二极管120来说）。
在图2F中，通过涂覆和平版印刷，在保护环钝化层 29b上方，形成一个带图案的低温热氧化物光致抗蚀剂（PR）掩膜150b。
在图2G中，通过带图案的低温热氧化物 PR掩膜150b，刻蚀掉不需要的部分，形成保护环钝化层 29b的图案。应明确，有源下部半导体结构 22和外围的保护环 22c至此已经制成了。
在图2H中，首先除去带图案的低温热氧化物 PR掩膜150b。然后，在有源器件区20上方，形成一个由硅化钛制成的下部势垒金属层128a，通过带有钛‑氮化钛（Ti‑TiN）二步骤自对准多晶硅化物（自对准的硅化物）工艺，制备势垒金属层。二步骤自对准多晶硅化物工艺要求：
在制备中的器件上方沉积Ti，然后沉积TiN。
使制备中的器件通过快速热处理（RTP），从而仅在有源器件区20中形成下部势垒金属层 128a。
除去多余的Ti。
图2I至图2K表示对于制备图2所示的结型势垒肖特基二极管110来说，在下部势垒金属层 128a上方，形成嵌入底部支撑结构隆起131的栅格。在图2I中，首先沉积一个低温热氧化物层，然后在制备中的器件上方沉积磷硅酸盐。使制备中的器件通过热回流工艺，从而形成由低温热氧化物–磷硅酸盐回流玻璃制成的外围上部支撑底层结构 129。例如，热回流工艺是指在900摄氏度下回流30分钟。还可选择，对于制备图2‑1所示的结型势垒肖特基二极管120的可选方案来说，四乙基原硅酸盐层沉积在制备中的器件上方，形成外围上部支撑底层结构 130，在此没有进行详细说明，是为了避免使本领域的技术人员产生不必要的混淆。
在图2J中，用带图案的低温热氧化物‑磷硅酸盐光致抗蚀剂（PR）掩膜150c，对应嵌入底部支撑结构隆起131的预设的栅格的X‑Y横截面，覆盖制备中的器件。
在图2K中，各向异性地刻蚀掉不需要的低温热氧化物‑磷硅酸盐回流玻璃或四乙基原硅酸盐，自截止在下部势垒金属层 128a处，从而在下部势垒金属层 128a上方，制成嵌入底部支撑结构隆起131的栅格。
在图2L中，首先除去带图案的低温热氧化物‑磷硅酸盐 PR掩膜150c。然后，与下部势垒金属层 128a低端制备过程类似，在下部势垒金属层 128a上方，通过二步骤自对准多晶硅化物（自对准的硅化物）工艺，制备上部势垒金属层 128b。在上面沉积顶部接触金属 126a。然后，使制备中的器件通过热工艺，改善顶部接触金属 126a和上部势垒金属层 128b之间的接触，从而构成顶部接触金属手指126b。
在图2M中，在制备中的器件上方，覆盖一个带图案的顶部接触金属光致抗蚀剂（PR）掩膜150d，并形成图案。
在图2N中，通过带图案的顶部接触金属 PR掩膜150d，刻蚀掉不需要的顶部接触金属 126a，露出顶部器件钝化窗口31。然后，除去带图案的顶部接触金属 PR掩膜150d，这标志着顶部接触金属 126a的完成。
在图2O中，在制备中的器件上方，沉积一个顶部器件钝化层，然后，用带图案的钝化掩膜覆盖，并刻蚀以制成带有顶垫开口30a的顶部器件钝化层30，从而完成本发明所述的结型势垒肖特基二极管110。
图3A和图3B分别表示本发明所述的结型势垒肖特基二极管180的另一个实施例的侧面剖面图和俯视图。为了更好地使增强型上部接头结构抵御顶部接触金属 126a可能的细微破裂，可以配置嵌入底部支撑结构隆起的二维栅格（居于X‑Y平面中），仅仅使一个单独的固体嵌入底部支撑结构lq 132顶部位于每个顶垫开口 30a下方，内衬有预制的向下机械接合力2。此外，为了使增强型上部接头结构 126的电传导达到最大，可以配置嵌入底部支撑结构隆起的栅格，使顶部器件钝化层 30的区域134以下不存在顶垫开口以及嵌入底部支撑结构隆起，从而用固体顶部接触金属材料填充顶部接触金属 126a的相应部分。
尽管上述说明包含了多个详细参数，但是这些参数仅作为对本发明现有的较佳实施例的解释说明，并不能据此局限本发明的范围。通过说明及附图，给出各种典型结构的典型实施例。对于本领域的技术人员应显而易见，本发明可以用于各种其他特殊形式，上述各种实施例经过轻松修改，就可以适合于其他具体应用。本发明的范围不应局限于上述说明中的典型实施例，而应由以下的权利要求书来界定。任何和所有来自于权利要求书中内容或同等范围中的修正，都将被认为属于本发明的保护范围之内。

资源描述

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1、(10)申请公布号 CN 102881719 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 1 7 1 9 A *CN102881719A* (21)申请号 201210238750.3 (22)申请日 2012.07.11 13/184,488 2011.07.15 US H01L 29/40(2006.01) H01L 29/872(2006.01) H01L 21/28(2006.01) H01L 21/329(2006.01) (71)申请人万国半导体股份有限公司地址美国加利福尼亚桑尼维尔奥克米德公园道475号 (72)发明人安荷叭剌潘继伍时谦 (7。

2、4)专利代理机构上海信好专利代理事务所 (普通合伙) 31249 代理人张静洁徐雯琼 (54) 发明名称用于结实耐用封装的带有增强型上部接头结构的结型势垒肖特基二极管及其方法 (57) 摘要一种带有增强型上部接头结构的半导体结型势垒肖特基二极管。参照X-Y-Z坐标系，结型势垒肖特基二极管具有平行于X-Y平面的半导体衬底。位于半导体衬底上方的有源器件区，具有带有 Z-方向电流的结型势垒肖特基二极管。半导体衬底上方的外围保护区包围着有源器件区。有源器件区具有有源下部半导体衬底以及在有源下部半导体结构上方的增强型有源上部接头结构。增强型有源上部接头具有顶部接触金属，向下延伸，并。

3、与增强型上部接头结构的底部电传导；顶部接触金属内嵌入的底部支撑结构由硬材料制成，嵌入底部支撑结构向下延伸到增强型上部接头结构的底部。当结型势垒肖特基二极管封装时，在顶部接触金属上方一旦产生接合力，那么嵌入底部支撑结构就会增强增强型上部接头结构抵御顶部接触金属可能的细微破裂，降低结型势垒肖特基二极管的漏电流。 (30)优先权数据 (51)Int.Cl. 权利要求书5页说明书8页附图16页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 5 页说明书 8 页附图 16 页 1/5页 2 1.一种带有增强型上部接头结构的半导体结型势垒肖特基二极管，其特。

4、征在于，参照 X-Y-Z笛卡尔坐标系，该结型势垒肖特基二极管包含：一个半导体衬底，其主平面平行于X-Y平面；一个有源器件区，在半导体衬底上方，具有一个内置的结型势垒肖特基二极管，其主器件电流平行于Z-轴；一个外围保护区，在半导体衬底上方，处于有源器件区附近并包围有源器件区，所述的外围保护区结构用于提高内置的结型势垒肖特基二极管的击穿电压；所述的有源器件区包括一个有源下部半导体结构以及一个位于该有源下部半导体结构之上的增强型有源上部接头结构，有源下部半导体结构和增强型上部接头结构之间的结构构成所述的结型势垒肖特基二极管；所述的增强型上部接头结构包含：一个顶部接触金属，向下延伸。

5、并与增强型上部接头结构的底部电传导；以及一个嵌入底部支撑结构，由硬材料制成并嵌入顶部接触金属内，所述的嵌入底部支撑结构还向下延伸到增强型上部接头结构底部；以至于在结型势垒肖特基二极管的后续封装时，一旦在顶部接触金属上产生向下的机械接合力，那么嵌入底部支撑结构将用于加强增强型上部接头结构抵御顶部接触金属可能的细微破裂，降低内置的结型势垒肖特基二极管的漏电流。 2.如权利要求1所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的增强型上部接头结构的底部还包含一个中间势垒金属层，在顶部接触金属的底部和有源下部半导体结构的顶面之间，所述的中间势垒金属层：与有源下部半导。

6、体结构的顶部部分一起，形成内置的结型势垒肖特基二极管的肖特基二极管部分；并且也作为势垒，阻止顶部接触金属扩散到有源下部半导体结构顶面部分中。 3.如权利要求2所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的嵌入底部支撑结构的硬材料为绝缘物，因此：在有源器件区界限的X-Y区域上，嵌入的嵌入底部支撑结构包含分别向上指示的嵌入底部支撑结构隆起的二维栅格；以及顶部接触金属的下部包含向下指示的顶部接触金属手指栅格，互补并各自嵌入所述的底部支撑结构隆起；从而在整个有源器件区上，顶部接触金属和有源下部半导体结构的顶面部分之间，构成一个二维的栅格接头。 4.如权利要求。

7、3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的中间势垒金属层为双层，包含：一个下部势垒金属层，沿X-Y平面，在有源器件区内延伸；以及一个上部势垒金属层，在下部势垒金属层上方，仅在顶部接触金属手指栅格的X-Y手指印迹内延伸；以至于双势垒金属层仅位于顶部接触金属手指栅格下面。 5.如权利要求4所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于：权利要求书CN 102881719 A 2/5页 3 所述的半导体衬底由硅制成；所述的顶部接触金属由铝-铜制成；所述的下部势垒金属层由硅化钛制成；以及所述的上部势垒金属层由硅化钛制成。 6.如。

8、权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的硬绝缘嵌入底部支撑结构的材料为低温热氧化物-磷硅酸盐回流玻璃或四乙基原硅酸盐；相应地，外围保护区包含一个外围上部支撑底层结构，除了延伸到外围保护区中并相应地形成图案外，所述的外围上部支撑底层结构由与所述的嵌入底部支撑结构隆起相同的材料制成，并在横截面上处于和所述的嵌入底部支撑结构隆起同一高度。 7.如权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的嵌入底部支撑结构隆起的栅格几何特征为：隆起的横截面尺寸约为0.3微米至50微米；隆起的高度约为0.3微米至15微米；以及最。

9、小的隆起-隆起间距约为1.4微米。 8.如权利要求3所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，还包含一个顶部器件钝化层，覆盖有源器件区和外围保护区，沿X-Y平面在预设位置处有一个或多个顶垫开口，用于在结型势垒肖特基二极管的后续封装时，接收向下的机械接合力。 9.如权利要求8所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，为了更好地加强增强型上部接头结构抵御可能的顶部接触金属的细微破裂，所述的分别向上指示的嵌入底部支撑结构隆起的二维栅格，构筑成仅仅在每个顶垫开口下方配置一个固体嵌入底部支撑结构的隆起顶部。 10.如权利要求8所述的带有增强型上部接。

10、头结构的结型势垒肖特基二极管，其特征在于，所述的嵌入底部支撑结构隆起的栅格配置成几何图形，使所述的顶部器件钝化层的区域下方不存在顶垫开口，也不存在所述的嵌入底部支撑结构隆起，因此用固体顶部接触金属材料填充相应的增强型上部接头结构的体积，使所述的增强型上部接头结构的电导率达到最大。 11.如权利要求8所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于，所述的顶部器件钝化层由氧化硅、氮化硅或聚酰亚胺制成。 12.如权利要求4所述的带有增强型上部接头结构的结型势垒肖特基二极管，其特征在于：所述的半导体衬底为重掺杂浓度的N+型导电类型；以及所述的有源下部半导体结构包含一个N。

11、型导电类型的半导体漂流层，延伸到外围保护区之中并从中穿过，有源下部半导体结构的顶面部分包含，沿X-Y平面，多个P+导电类型的表面结型势垒腔，在半导体漂流层中，构成内置的结型势垒肖特基二极管的结型势垒部分；因此，外围保护区包含多个外围保护环，除了延伸到外围保护区中并形成图案外，都是由与表面结型势垒腔相同的材料制成的，并与表面结型势垒腔处于横截面的同一高度上。 13.如权利要求12所述的增强型上部接头结构的结型势垒肖特基二极管，其特征在权利要求书CN 102881719 A 3/5页 4 于，所述的多个表面结型势垒腔的水平尺寸和位置没有必要与向上指示的嵌入底部支撑结构隆起的所。

12、述栅格相匹配。 14.如权利要求12所述的增强型上部接头结构的结型势垒肖特基二极管，其特征在于，在多个外围的保护环和外围上部支撑底层结构之间，外围保护区还包含一个中间堆栈具有：多个硬掩膜环并沿X-Y平面与外围的保护环在空间上相互交替设置；以及低温热氧化物层在多个硬掩膜环上方，和外围上部支撑底层结构的下方。 15.如权利要求12所述的增强型上部接头结构的结型势垒肖特基二极管，其特征在于：表面结型势垒腔的深度约为0.1微米至50微米；以及邻近的表面结型势垒腔之间的间距约为0.3微米至50微米。 16.一种用于制备带有增强型上部接头结构上部接头结构的半导体结型势垒肖特基二极管的方法，。

13、其特征在于，该方法包含，参照X-Y-Z笛卡尔坐标系：制备一个半导体衬底，平行于X-Y平面；制备一个有源器件区，在所述的半导体衬底上方，具有一个内置的结型势垒肖特基二极管；制备一个外围保护区，在所述的半导体衬底上方，处于所述的有源器件区附近并包围所述的有源器件区；所述的有源器件区包括一个有源下部半导体结构以及一个增强型有源上部接头结构，在所述的有源下部半导体结构上方，与所述的有源下部半导体结构一起构成所述的结型势垒肖特基二极管，所述的增强型上部接头结构包含：一个嵌入的底部支撑结构，包含一个由硬的绝缘材料制成的分别向上指示的嵌入底部支撑结构隆起的二维栅格；以及一个向下延伸的顶。

14、部接触金属，所述的顶部接触金属的下部包括一个向下指示的顶部接触金属手指栅格，互补并各自嵌入所述的嵌入底部支撑结构隆起，以便在所述的结型势垒肖特基二极管的后续封装时加强增强型上部接头结构抵御顶部接触金属可能的细微破裂；该方法还包含：将所述的半导体衬底分成有源器件区和外围保护区，并制备部分的结型势垒肖特基二极管，包括：在所述的半导体衬底上方的N型导电类型的半导体漂流层，具有多个P+型导电类型的表面结型势垒腔置于所述的半导体漂流层中，从而构成所述的有源下部半导体结构以及一个完整的外围保护区，包括多个外围保护环内置于所述的半导体漂流层中；在所述的有源器件区上方，制备一个下部势垒金属。

15、层；在所述的下部势垒金属层上方，制备所述的嵌入底部支撑结构隆起的栅格；在所述的下部势垒金属层上方，制备一个上部势垒金属层；并且沉积顶部接触金属，并形成图案。 17.如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，所述的下部势垒金属层由硅化钛制成，在所述的有源器件区上方制备所述的下部势垒金属层为权利要求书CN 102881719 A 4/5页 5 二步骤自对准的硅化物制备工艺，该工艺包含以下步骤：在器件上方，先沉积钛，再沉积氮化硅；并且通过快速热处理器件，从而仅在所述的有源器件区中形成下部势垒金属层。 18.如权利要求16所述的用于制备结型势垒肖特基二极。

16、管的方法，其特征在于，该方法包含：在器件上方，先沉积所述的低温热氧化物，再沉积磷硅酸盐，然后通过热回流工艺，制成低温热氧化物-磷硅酸盐回流玻璃；用低温热氧化物-磷硅酸盐玻璃掩膜，对应嵌入底部支撑结构隆起栅格的X-Y横截面，然后通过下部势垒金属层处的自截止，各向异性地刻蚀掉低温热氧化物-磷硅酸盐回流玻璃；然后除去低温热氧化物-磷硅酸盐玻璃掩膜，从而制成嵌入底部支撑结构隆起的栅格。 19.如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，制备嵌入底部支撑结构隆起的栅格包含：在器件上方仅沉积一层四乙基原硅酸盐；用四乙基原硅酸盐掩膜，对应嵌入底部支撑结构隆起栅格的。

17、X-Y横面，然后通过下部势垒金属层处的自截止，各向异性地刻蚀掉四乙基原硅酸盐层；然后除去四乙基原硅酸盐掩膜，从而制成嵌入底部支撑结构隆起的栅格。 20.如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，所述的上部势垒金属层是由硅化钛制成的，在下部势垒金属层上方制备上部势垒金属层为二步骤自对准的硅化物制备工艺，该工艺包含以下步骤：在器件上方，先沉积钛，再沉积氮化硅；并且通过快速热处理器件，从而仅在有源器件区中形成上部势垒金属层。 21.如权利要求20所述的用于制备结型势垒肖特基二极管的方法，其特征在于，沉积顶部接触金属并形成图案包含以下步骤：在器件上方，沉积一个。

18、顶部接触金属层，再通过热工艺处理器件，以改善顶部接触金属层和上部势垒金属层之间的接触；利用顶部接触金属掩膜，通过刻蚀掉不需要的顶部接触金属层，形成图案；然后除去顶部接触金属掩膜。 22.如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，所述的制备部分结型势垒肖特基二极管包含以下步骤：制备所述的有源下部半导体结构以及所述的外围的保护环，附加多个硬掩膜元件，位于表面结型势垒腔的上方，但沿X-Y平面错位成与表面结型势垒腔相互交替设置；在器件上方，沉积低温热氧化物层；利用对应于外围保护区的低温热氧化物掩膜，覆盖所述的低温热氧化物层，通过刻蚀掉不需要的低温热氧化物层，。

19、形成图案；然后除去低温热氧化物掩膜，从而完成外围保护区和有源下部半导体结构。 23.如权利要求16所述的用于制备结型势垒肖特基二极管的方法，其特征在于，该方法还包含：沉积顶部器件钝化层并形成图案，覆盖有源器件区和外围保护区，形成的图案沿X-Y 权利要求书CN 102881719 A 5/5页 6 平面在预设位置处有一个或多个顶垫开口，用于在结型势垒肖特基二极管的后续封装中，接收向下的机械接合力。权利要求书CN 102881719 A 1/8页 7 用于结实耐用封装的带有增强型上部接头结构的结型势垒肖特基二极管及其方法技术领域 0001 本发明主要涉及半导体器件结构。

20、领域。更确切的说，本发明是关于制备一种用于芯片后封装的集成支撑结构的结型势垒肖特基二极管的器件结构及其制备方法。背景技术 0002 与半导体-半导体P-N结型二极管相比，肖特基二极管是一种金属-半导体结型二极管，带有非常理想的低正向电压降。肖特基二极管的另一个重要的优势在于，作为一个 “多数载流子”半导体器件，它的反向恢复时间很短。这就意味着，例如，如果肖特基二极管的半导体本体掺杂的N-型，那么在器件正常运行时，起主要作用的仅仅是N-型载流子（移动的电子）。 0003 图1表示一个示例，原有技术的半导体结型势垒肖特基（JBS-SKY）二极管10。参见附加的X-Y-Z笛卡尔坐标系，原。

21、有技术的结型势垒肖特基二极管10具有以下主要部分：半导体衬底（SCST）12，其主平面平行于X-Y平面。 0004 在半导体衬底 12上方的有源器件区（ACDZ）20。有源器件区 20具有一个内置的结型势垒肖特基二极管24，其主器件电流平行于Z-轴。 0005 在半导体衬底 12上方的外围保护区（PRGZ）40。尽管，为了避免不必要的繁琐细节，原有技术的结型势垒肖特基二极管10的右侧没有在此处表示出，但是本领域的技术人员应明确外围保护区 40位于有源器件区 20的附近及周围，设计外围保护区 40以便维持结型势垒肖特基二极管10的低漏电流和高击穿电压。 0006 有源器件区20具有有源。

22、下部半导体衬底（ALSS）22以及有源下部半导体结构 22 上方的有源上部接头结构（UCS）26，有源下部半导体结构 22和上部接头结构 26之间的结构成上述结型势垒肖特基二极管24。 0007 对于这些主要部分的详细说明，半导体衬底12为带有重掺杂浓度的N+型导电性。有源下部半导体结构 22具有一个N-型半导体漂流层（SDFL）22a，延伸到外围保护区 40中，并穿过外围保护区 40，有源下部半导体结构 22的顶面还包括，沿X-Y平面，多个在半导体漂流层 22a中的P+型表面结型势垒腔（SJBP）22b，从而构成带有半导体漂流层 22a 的结型势垒肖特基二极管24的结型势垒部分。与之对。

23、应，外围保护区 40具有多个外围保护环（PPGR）22c，除了延伸到外围保护区 40并因此形成图案之外，外围的保护环 22c都是由与表面结型势垒腔 22b相同的材料制成的，并且在与表面结型势垒腔 22b同一高度上的横截面。位于半导体漂流层 22a上方的外围保护区 40上部，具有多个硬掩膜环（HMRG） 29a，沿X-Y平面，与外围的保护环 22c互为交替设置。外围保护区 40的上部也包括一个保护环钝化层（GRPL）29b，位于硬掩膜环 29a上方，并覆盖硬掩膜环 29a。在这种情况下，保护环钝化层 29b是由低温氧化物-磷硅酸盐（LTO-BPSG）回流玻璃制成的。 0008 原有技术。

24、的上部接头结构 2具有一个简单的顶部接触金属（TPCM）26a。上部接头结构26的底部包括一个中间势垒金属层（BRML）28，位于顶部接触金属 26a和底部和有源说明书CN 102881719 A 2/8页 8 下部半导体结构 22的顶面之间。中间势垒金属层 28与有源下部半导体结构 22的顶面部分一起，构成内置的结型势垒肖特基二极管24的肖特基结部分。重要的是，中间势垒金属层 28也作为一个势垒，防止顶部接触金属 2a扩散到有源下部半导体结构 22的顶面部分中，从而造成中毒。 0009 在原有技术的结型势垒肖特基二极管10上方的是顶部器件钝化层（TDPL）30。顶部器件钝化层。

25、 30覆盖着有源器件区 20和外围保护区 40，沿X-Y平面在预设位置上，形成带有一个或多个顶部垫开口（TPO）30a低端图案，以便在原有技术的结型势垒肖特基二极管10的后续封装时，接收向下的机械接合压力2，例如通过引线接合。材料示例，顶部器件钝化层 30可以由氧化硅、氮化硅或聚酰亚胺制成。 0010 原有技术的结型势垒肖特基二极管10的可靠性问题，在于它的制备后封装。更确切地说，伴随引线接合产生的接合力，如图中用向下的机械接合力2表示，可以在顶垫开口 30a的底部导致顶部接触金属 26a的细微破裂，反而使金属扩散，污染有源下部半导体结构 22顶部中的半导体材料，从而降低原始的肖特。

26、基结型势垒高度。单纯的后果是使封装后的原有技术结型势垒肖特基二极管10具有无法接受的高器件漏电流（IDSS）。鉴于该问题，为了封装后的可靠性问题，我们必须改进原有技术的结型势垒肖特基二极管10。发明内容 0011 本发明提出了一种带有增强型上部接头结构（EUCS）的半导体结型势垒肖特基二极管。结型势垒肖特基二极管包括，参照X-Y-Z笛卡尔坐标系，其主平面半导体衬底平行于 X-Y平面，半导体衬底上方的有源器件区具有一个内置的结型势垒肖特基二极管，其主器件电流平行于Z-轴，半导体衬底上方的外围保护区位于有源器件区的附近及周围，配置外围保护区用于提高内置的结型势垒肖特基二极管的击穿电压。。

27、有源器件区包括一个有源下部半导体结构以及一个位于有源下部半导体结构上方的增强型有源上部接触结构，有源下部半导体结构和增强型上部接头结构之间的结构成结型势垒肖特基二极管。增强型上部接头结构包括一个顶部接触金属向下延伸，并与增强型上部接头结构的底部导电，嵌入式底部支撑结构（EBSS）嵌在顶部接触金属中，并向下延伸到增强型上部接头结构底部，增强型上部接头结构由硬材料制成。在后续封装结型势垒肖特基二极管时，顶部接触金属上一旦产生向下的机械接合力，嵌入底部支撑结构将增强顶部接触金属应对其他方式潜在的细微破裂，降低内置的结型势垒肖特基二极管的漏电流。 0012 在一个优选的实施例中，结型势垒。

28、肖特基二极管还包括一个中间势垒金属层，在顶部接触金属的底部和有源下部半导体结构的顶面之间。中间势垒金属层与有源下部半导体结构的顶面部分一起构成内置的结型势垒肖特基二极管的肖特基二极管部分，中间势垒金属层还作为势垒，防止顶部接触金属扩散有源下部半导体结构的顶面部分中，导致其中毒。 0013 在一个优选的实施例中，硬嵌入底部支撑结构材料为绝缘体，包括一个各自向下的指示嵌入底部支撑结构隆起的二维栅格，顶部接触金属的下部含有一个向下指示的顶部接触金属手指的栅格，互补并且嵌入各自的嵌入底部支撑结构隆起，从而在整个有源器件区上，从顶部接触金属和有源下部半导体结构的顶面部分之间，构成一个二维栅。

29、格接头。 0014 在一个优选的实施例中，中间势垒金属层为双层，含有一个下部势垒金属层说明书CN 102881719 A 3/8页 9 （LBML），在整个有源器件区上沿X-Y平面延伸，以及一个上部势垒金属层（UBML），在下部势垒金属层上方仅仅在整个顶部接触金属手指的X-Y覆盖区上延伸，从而使双势垒金属层仅处于顶部接触金属手指下方，这正是最需要它们的地方。 0015 在一个优选的实施例中，硬绝缘嵌入底部支撑结构材料为低温氧化物-磷硅酸盐（LTO-BPSG）回流玻璃，或四乙基原硅酸盐（TEOS），外围保护区包括一个外围的上部支撑结构（PUSST），除了延伸到外围保护区中并形成图案。

30、之外，都是由与嵌入底部支撑结构隆起相同的材料制成的，并且在与嵌入底部支撑结构隆起处于同一高度上的横截面。 0016 在一个优选的实施例中，增强型上部接头结构还包括一个顶部器件钝化层，覆盖着有源器件区和外围保护区，沿X-Y平面在预设位置处带有一个或多个顶部垫开口的图案，用于在结型势垒肖特基二极管的后续封装时接收向下的机械接合力。 0017 在一个优选的实施例中，分离向上的指示嵌入底部支撑结构隆起的二维栅格配置成几何图形，使每个顶垫开口下方仅有一个固体嵌入底部支撑结构隆起的顶部，以便更好地增强增强型上部接头结构抵御可能的顶部接触金属细微破裂。 0018 在一个优选的实施例中，嵌入底部支撑。

31、结构隆起的栅格配置成几何图形，使顶部器件钝化层的区域下方不存在顶垫开口，也不存在嵌入底部支撑结构隆起，因此用固体顶部接触金属材料填充增强型上部接头结构相应的体积，使增强型上部接头结构的电导率达到最大。 0019 在一个优选的实施例中，带有重掺杂浓度的N+型导电类型的半导体衬底以及有源下部半导体结构包括一个N型导电类型的半导体漂流层，穿过外围保护区并延伸到其中，有源下部半导体结构的顶面部分包括，沿X-Y平面，多个P+导电类型的表面结型势垒腔，在半导体漂流层中，构成内置的结型势垒肖特基二极管的结型势垒部分；因此，外围保护区包括多个外围的保护环，除了延伸到外围保护区中并形成图案之外，都。

32、是由与表面结型势垒腔相同的材料制成的，并且在与表面结型势垒腔处于同一高度上的横截面。 0020 在一个优选的实施例中，多个表面结型势垒腔的水平尺寸和位置没有必要与向上指示嵌入底部支撑结构隆起栅格的尺寸与位置相匹配。 0021 在一个优选的实施例中，在多个外围的保护环和外围上部支撑底层结构之间，外围保护区还包括多个硬掩膜环的中间堆栈，沿X-Y平面与外围的保护环在空间上互为交替设置，低温热氧化物层在多个硬掩膜环上方，以及外围上部支撑底层结构的下方。 0022 本发明提出了一种用于制备上述所述类型的带有增强型上部接头结构的半导体结型势垒肖特基（JBS-SKY）二极管的方法。该方法包括以下步。

33、骤：制备半导体衬底，将其分成有源器件区和外围保护区，将部分结型势垒肖特基二极管处于半导体漂流层上方，具有半导体衬底上方的N型导电类型，多个P+型导电类型的表面结型势垒腔置于半导体漂流层中，从而构成有源下部半导体结构以及完整的外围保护区，多个外围保护环外围的保护环内置在半导体漂流层中；在有源器件区上方，制备一个下部势垒金属层；在下部势垒金属层上方，制备嵌入底部支撑结构隆起的栅格；在下部势垒金属层上方，制备一个上部势垒金属层；并且沉积顶部接触金属，并形成图案。 0023 在一个优选的实施例中，下部势垒金属层由硅化钛制成，在有源器件区上方制备说明书CN 102881719 A 。

34、4/8页 10 下部势垒金属层为二步骤自对准的硅化物制备（自对准多晶硅化物）工艺，该工艺包括以下步骤：在器件上方，先沉积钛（Ti），再沉积氮化硅（TiN）；并且通过快速热处理处理器件，从而仅在有源器件区中形成下部势垒金属层。 0024 在一个优选的实施例中，嵌入底部支撑结构隆起的栅格是通过以下步骤制成的：在器件上方，先沉积低温热氧化物，再沉积磷硅酸盐，然后通过热回流工艺，制成低温热氧化物-磷硅酸盐回流玻璃；或者，还可选择，在器件上方仅沉积四乙基原硅酸盐；用低温热氧化物-磷硅酸盐玻璃或四乙基原硅酸盐掩膜，对应嵌入底部支撑结构隆起栅格的X-Y横截面，然后通过下部势垒金属层处的自截止，。

35、各向异性地刻蚀掉低温热氧化物-磷硅酸盐回流玻璃；并且除去低温热氧化物-磷硅酸盐玻璃，或者还可选择，凭借制备嵌入底部支撑结构隆起的栅格，仅仅除去四乙基原硅酸盐掩膜。 0025 在一个优选的实施例中，上部势垒金属层是由硅化钛制成的，在下部势垒金属层上方制备上部势垒金属层为二步骤自对准的硅化物制备（自对准多晶硅化物）工艺，该工艺包括以下步骤：在器件上方，先沉积钛（Ti），再沉积氮化硅（TiN）；并且通过RTP处理器件，从而仅在有源器件区中形成上部势垒金属层。 0026 在一个优选实施例中，沉积顶部接触金属并形成图案是通过以下步骤制成的：在器件上方，沉积一个顶部接触金属层，再通过热工艺。

36、处理器件，以便改善顶部接触金属层和上部势垒金属层之间的接触；利用顶部接触金属掩膜，通过刻蚀掉不需要的顶部接触金属层，掩膜顶部接触金属并形成图案；并且除去顶部接触金属掩膜。 0027 在一个优选的实施例中，制备部分结型势垒肖特基二极管包括以下步骤：制备所述的有源下部半导体结构以及所述的外围的保护环，附加多个硬掩膜元件，位于表面结型势垒腔的上方，但是沿X-Y平面，与表面结型势垒腔错位并互为交替设置；在器件上方，沉积低温热氧化物或低温热氧化物-磷硅酸盐层；利用对应外围保护区的低温热氧化物掩膜，通过刻蚀掉不需要的低温热氧化物或低温热氧化物-磷硅酸盐玻璃层，覆盖低温热氧化物或低温热氧化。

37、物-磷硅酸盐玻璃层并形成图案；并且除去低温热氧化物掩膜，从而完成外围保护区和有源下部半导体结构。 0028 在一个优选的实施例中，制备结型势垒肖特基二极管的方法还包括以下步骤：沉积顶部器件钝化层并形成图案，覆盖有源器件区和外围保护区，形成的图案沿X-Y 平面在预设位置处有一个或多个顶垫开口，用于在结型势垒肖特基二极管的后续封装中，接收向下的机械接合力。 0029 对于本领域的技术人员来说，阅读本说明的以下内容后，本发明的这些方面及其多个实施例将显而易见。附图说明说明书CN 102881719 A 10 5/8页 11 0030 为了更加完整地说明本发明的各种实施例，可参照附图。

38、。但是，这些附图仅用作解释说明，并不作为本发明范围的局限。 0031 图1表示一种原有技术的半导体结型势垒肖特基二极管；图2表示本发明所述的半导体结型势垒肖特基二极管；图2-1表示一种可选的本发明可选半导体结型势垒肖特基二极管；图2A至图2O表示本发明所述的结型势垒肖特基二极管的制备工艺流程；以及图3A和图3B分别表示本发明的另一个实施例的侧横截面图和俯视图。具体实施方式 0032 本文所含的上述及以下说明和附图仅用于说明本发明的一个或多个现有的较佳实施例，以及一些典型的可选件和/或可选实施例。说明及附图用于解释说明，就其本身而言，并不局限本发明。因此，本领域的技术人员将轻松掌。

39、握各种改动、变化和修正。这些改动、变化和修正也应认为属于本发明的范围。 0033 图2和图2-1分别表示本发明带有改良型封装后可靠性的半导体结型势垒肖特基二极管的第一种版本110以及可选版本120。虽然，本发明所述的结型势垒肖特基二极管 110和120的半导体衬底 12、外围保护区 40以及有源下部半导体结构 22的结构分别与原有技术的结型势垒肖特基二极管10的对应部分类似，但是本发明所述的结型势垒肖特基二极,110凭借有源下部半导体结构 22和增强型上部接头结构 126之间的结形成一个结型势垒肖特基二极管124，在有源下部半导体结构 22上方具有增强的上部接头结构126。增强型上。

40、部接头结构 12的结构与原有技术的结型势垒肖特基二极管10的对应部分上部接头结构 26极不相同。 0034 增强型上部接头结构 126具有：一个顶部接触金属126a向下延伸并与增强型上部接头结构 126的底部相互电传导。 0035 一个嵌入的底部支撑结构129ab，嵌入在顶部接触金属 126a中。嵌入底部支撑结构 129ab由硬金属制成，并向下延伸到增强型上部接头结构 126的底部。 0036 在本发明所述的结型势垒肖特基二极管110的后续封装时，一旦在顶垫开口 30a 中以及顶部接触金属 126a上方产生向下的机械接合力2，嵌入底部支撑结构 129ab将用于增强增强型上部接头结构 1。

41、26抵御顶部接触金属126a可能的细微破裂，降低内置的结型势垒肖特基二极管124的漏电流。 0037 在本例中，硬嵌入底部支撑结构 129ab材料是由低温热氧化物-磷硅酸盐回流玻璃129（图2）或四乙基原硅酸盐 130（图2-1）制成的绝缘物。因此，为了确保顶部接触金属 126a和有源下部半导体结构 22之间的电传导： a）嵌入的硬嵌入底部支撑结构 129ab在有源器件区 20所限的X-Y区域内，构成各自向上指示的嵌入底部支撑结构隆起131的二维栅格。 0038 b）顶部接触金属 126a的下部构成向下指示的顶部接触金属栅格手指126b，与嵌入底部支撑结构隆起131互补并互为嵌入。。

42、0039 以这种方式，顶部接触金属126a和有源下部半导体结构 22的顶面部分之间的二维电接触栅格形成在整个有源器件区 20上。 0040 增强型上部接头结构 126的底部包括在顶部接触金属 126a的底部和有源下部说明书CN 102881719 A 11 6/8页 12 半导体结构 22的顶面之间的中间势垒金属层128。中间势垒金属层 128的功能类似于原有技术的结型势垒肖特基二极管10（图1）的对应部分中间势垒金属层 28。要注意的是，中间势垒金属层 128为双势垒金属层，具有： c）一个下部势垒金属层128a，在有源器件区 20内，沿X-Y平面延伸。 0041 d）一个上方势。

43、垒金属层128b，在下部势垒金属层 128a的上面，仅在顶部接触金属手指126b的X-Y手指印迹区内延伸。 0042 以这种方式，双势垒金属层仅处于顶部接触金属手指126b下方，这正是最需要它们的地方。此外，顶部接触金属 126a和有源下部半导体结构 22之间的全横向（X-Y平面）面传导仍然在整个有源器件区 20上。 0043 在本发明所述的结型势垒肖特基二极管110的一个典型实施例中：半导体衬底 12由硅制成。 0044 顶部接触金属 126a由铝-铜（Al-C u）制成，厚度为3微米-4微米。 0045 下部势垒金属层 128a和上部势垒金属层 128b都由硅化钛制成，厚度为200。

44、埃-1000埃。 0046 硬绝缘嵌入底部支撑结构 129ab材料由低温热氧化物-磷硅酸盐回流玻璃129 （图2）或四乙基原硅酸盐 130（图2-1）制成。因此，外围保护区 40具有一个外围上部支撑结构129。除了延伸到外围保护区 40中并据此形成图案之外，外围上部支撑底层结构 129 是由与嵌入底部支撑结构隆起131相同的材料制成的，并且与嵌入底部支撑结构隆起131 同一高度。 0047 与原有技术的结型势垒肖特基二极管10类似，在多个外围的保护环 22c和外围上部支撑底层结构 129之间，外围保护区 40具有一个中间堆栈：多个硬掩膜环 29a，位于多个外围的保护环 22c上方，并在。

45、空间上沿X-Y平面与外围的保护环互为交替设置。以及：或者：一个低温热氧化物保护环钝化层保护环钝化层 29b，位于多个硬掩膜环29a上方，低温热氧化物、磷硅酸盐制成的外围上部支撑底层结构 129（图2）下方。 0048 或者：一个低温热氧化物、磷硅酸盐保护环钝化层保护环钝化层 29b，位于多个硬掩膜环 29a上方，四乙基原硅酸盐制成的外围上部支撑底层结构 130（图2-1）下方。 0049 在本发明所述的结型势垒肖特基二极管110的一个典型实施例中，表面结型势垒腔 22b的栅格几何特征在于：表面结型势垒腔 22b的深度（Z-方向，长度为“a”）为0.1微米至50微米左右。 0050 。

46、嵌入底部支撑结构隆起131的栅格几何特征在于：隆起横截面长度（X-Y平面，长度为“b”）为0.3微米至50微米左右。 0051 隆起高度（Z-轴，长度为“c+d”）为0.3微米至15微米左右。 0052 最小的隆起-隆起间距（X-Y平面，长度为“e”）为1.0微米左右。 0053 本发明的另一个重要实施例为，虽然定性上看，有源下部半导体结构 22的结构类似于原有技术的结型势垒肖特基二极管10（图1），但是多个表面结型势垒腔 22b的横向尺寸和位置（X-Y平面）与嵌入底部支撑结构隆起131的尺寸与位置并不匹配。其原因在于顶部接触金属 126a和有源下部半导体结构 22之间的全横向（X-Y。

47、平面）面电传导，由这个有源器件区 20上的双势垒金属层128维持。与原有技术的结型势垒肖特基二极管10类似，说明书CN 102881719 A 12 7/8页 13 本发明所述的结型势垒肖特基二极管110也具有一个顶部器件钝化层 30，覆盖着有源器件区 20和外围保护区 40。顶部器件钝化层 30的图案沿X-Y平面，在预设位置处带有一个或多个顶垫开口 30a，用于在本发明所述的结型势垒肖特基二极管110的后续封装时，接收向下的机械接合力2。 0054 简言之，虽然原有技术的结型势垒肖特基二极管10并没有低温热氧化物-磷硅酸盐或四乙基原硅酸盐在结型势垒肖特基二极管24上方，但是本。

48、发明在结型势垒肖特基二极管124的上方，附加了一个嵌入的硬低温热氧化物-磷硅酸盐（结型势垒肖特基二极管 110，图2）或隆起的四乙基原硅酸盐（结型势垒肖特基二极管120，图2-1）栅格，以避免与后器件接合操作有关的可靠性问题。除此之外，这些嵌入的低温热氧化物-磷硅酸盐隆起可以随机地分布在X-Y平面内。 0055 图2A至图2O表示本发明所述的结型势垒肖特基二极管110的制备工艺流程。作为该制备流程的子集，图2A至图2G表示不含增强型上部接头结构 126的部分结型势垒肖特基二极管的制备。 0056 在图2A中，在制备一个N+型半导体衬底（N+ sub） 12，N-型半导体漂流层（N- 。

49、epi）22a外延生长在N+型半导体衬底 12上方。然后，在器件制备时，形成一个硬掩膜29 （例如厚度为6000埃）。 0057 在图2B中，光致抗蚀剂（PR）150覆盖在制备中的器件上方。 0058 在图2C中，形成图案后，将制备中的器件分成有源器件区 20和外围保护区 40，例如通过所用的P+掩膜，利用湿和干掩膜腐蚀剂，使PR 150和硬掩膜29分别形成带图案的光致抗蚀剂（PR）150a和带图案的硬掩膜29c。 0059 在图2D中，分别形成多个表面结型势垒腔 22b和外围的保护环 22c，例如通过 BF2和硼离子植入，以及湿加干刻蚀，在有源器件区 20和外围保护区 40中的半导体漂流层 22a上方。 0060 在图2E中，在制备中的器件上方，除去带图案的PR 150a后，沉积保护环钝化层 29b，例如低温热氧化物（低温热氧化物）层（对于图2的结型势垒肖特基二极管110来说）或热氧化物-磷硅酸盐层（对于图2-1的结型势垒肖特基二极管120来说）。 0061 在图2F中，通过涂覆和平版印刷，在保护环钝化层 29b上方，。

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