场效应晶体管、 半导体基板、 场效应晶体管的制造方法及半 导体基板的制造方法 技术领域 本发明涉及场效应晶体管、 半导体基板、 场效应晶体管的制造方法及半导体基板 的制造方法。
背景技术 将化合物半导体用于通道层的 MISFET( 金属· 绝缘体· 半导体场效应晶体管 )， 被 期待作为适合于高频工作及大功率工作的开关设备。可是， 如果在半导体和绝缘体的界面 形成能级， 则存在使载流子的移动度下降的问题。对于半导体和绝缘体的界面形成的能级 ( 本说明书中称为 “界面能级” ) 的降低而言， 根据非专利文献 1 的记载， 有效方法是使用硫 化物处理化合物半导体的表面。
非专利文献 1 ： S.ArabAsz， et al. 著， Vac.80 卷 (2006 年 )， 888 页
发明所要解决的技术问题
但是， 希望能进一步降低界面能级。另外， 界面能级即使存在， 通过实施将该界面 能级的影响抑制得很低的对策， 也有望提高场效应晶体管的性能。本发明的目的就在于提 供能够将界面能级的影响降到很低， 具有高通道移动度的场效应晶体管。
发明内容
为了解决上述课题， 在本发明的第 1 方式， 提供一种场效应晶体管， 其具有 ： 栅 极绝缘层、 与栅极绝缘层相接的第 1 半导体结晶层、 以及与第 1 半导体结晶层晶格匹配 或准晶格匹配的第 2 半导体结晶层 ； 栅极绝缘层、 第 1 半导体结晶层及所述第 2 半导 体结晶层是按栅极绝缘层、 第 1 半导体结晶层、 第 2 半导体结晶层的顺序配置的 ； 所述 第 1 半导体结晶层是 Inx1Ga1-x1Asy1P1-y1(0 ＜ x1 ≤ 1、 0 ≤ y1 ≤ 1) ； 第 2 半导体结晶层是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ≠ y1)， 第 1 半导体结晶层的电子亲和力 Ea1 比第 2 半导体结晶层的电子亲和力 Ea2 小。
作为第 2 半导体结晶层， 能举出 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ＞ y1)。
第 1 半导体结晶层中的 As 原子浓度， 比如是 1 ％以下。场效应晶体管， 优选 还具有与第 2 半导体结晶层晶格匹配或准晶格匹配的第 3 半导体结晶层 ； 第 3 半导体 结晶层配置在第 1 半导体结晶层和第 2 半导体结晶层之间， 第 3 半导体结晶层， 比如是 Alx3Inx4Ga1-x3-x4Asy3P1-y3(0 ＜ x3 ＜ 1， 0 ≤ x4 ＜ 1， 0 ＜ x3+x4 ＜ 1， 0 ≤ y3 ≤ 1)， 第 3 半导体 结晶层的电子亲和力 Ea3 比第 2 半导体结晶层的电子亲和力 Ea2 小。
场效应晶体管， 还可以具有与所述栅极绝缘层相接的栅电极 ； 栅电极、 栅极绝缘 层、 以及第 1 半导体结晶层， 按照栅电极， 栅极绝缘层， 第 1 半导体结晶层的顺序配置， 优选 栅极绝缘层和第 1 半导体结晶层满足以下的数学公式 1 的关系。
( 数 1)(ε1·d0)/(ε0·d1) ＞ v/δ
其中， d0 及 ε0 表示被栅电极与第 2 半导体结晶层夹着的栅极下区域中的栅极绝 缘层的厚度及相对介电常数， d1 及 ε1 表示在栅极下区域中的第 1 半导体结晶层的厚度及 相对介电常数， V 表示上述场效应晶体管的阈值电压以上的对上述栅电极所施加的施加电 压， δ ＝ Ea2-Ea1。
并且， 场效应晶体管， 优选在第 2 半导体结晶层的至少一部分中包含显示 P 型的传 导型的杂质。 第 2 半导体结晶层， 可以是比如与第 1 半导体结晶层相接且含显示 P 型的传导 型的杂质的结晶层。另外， 第 2 半导体结晶层， 比如， 可以具有与第 1 半导体结晶层相接且 不含杂质的无掺杂层、 以及与无掺杂层相接且包含显示 P 型的传导型的杂质的掺杂层。同 时， 上述掺杂层， 也可以由显示 P 型的传导型的杂质的浓度互相不同的多层构成。该无掺杂 层的厚度， 作为一个例子是 20nm 以下。
场效应晶体管还可以具有电子亲和力 Ea4 比第 2 半导体结晶层的电子亲和力 Ea2 小 的第 4 半导体结晶层。 栅极绝缘层、 第 2 半导体结晶层及第 4 半导体结晶层， 按栅极绝缘层， 第 2 半导体结晶层， 第 4 半导体结晶层的顺序配置， 第 4 半导体结晶层优选与第 2 半导体结 晶层晶格匹配或准晶格匹配， 第 4 半导体结晶层的电子亲和力 Ea4 比第 2 半导体结晶层的电 子亲和力 Ea2 小， 另外第 4 半导体结晶层优选包含显示 P 型的传导型的杂质。 另外， 场效应晶体管， 还可以具有与栅极绝缘层相接的栅电极、 源电极以及漏电 极； 优选栅电极、 栅极绝缘层及第 1 半导体结晶层， 按照栅电极、 栅极绝缘层、 第 1 半导体结 晶层的顺序配置在第 1 方向上 ； 栅电极、 源电极及漏电极按照源电极、 栅电极、 漏电极的顺 序配置在相对于第 1 方向垂直的第 2 方向上， 在第 1 方向上邻接于栅电极的栅极下区域形 成第 1 半导体结晶层， 在源电极与栅极下区域之间、 或在第 1 方向上邻接于源电极的源极下 区域与栅极下区域之间不形成第 1 半导体结晶层， 在漏电极和栅极下区域之间， 或在第 1 方 向上邻接于漏电极的漏极下区域和栅极下区域之间没有形成第 1 半导体结晶层。
场效应晶体管， 优选还具有用于支撑包含所述栅极绝缘层、 所述第 1 半导体结 晶层及所述第 2 半导体结晶层的层积构造体的基底基板 ； 基底基板， 比如是从由单结晶 GaAs 构成的基板、 由单结晶 InP 构成的基板、 由单结晶 Si 构成的基板及 SOI(Silicon on Insulator) 基板构成的群中选择出的一种基板。
场效应晶体管， 优选还具有相接于栅极绝缘层的栅电极、 源电极和漏电极， 栅电 极、 栅极绝缘层、 第 1 半导体结晶层及第 2 半导体结晶层， 按照栅电极， 栅极绝缘层， 第1半 导体结晶层， 第 2 半导体结晶层的顺序配置于第 1 方向上， 栅电极、 源电极及漏电极， 按照源 电极， 栅电极， 漏电极的顺序， 配置在垂直于第 1 方向的第 2 方向上， 在第 1 方向上邻接于栅 电极的栅极下区域， 形成第 1 半导体结晶层及第 2 半导体结晶层， 在第 1 方向上邻接于源电 极的源极下区域， 及在第 1 方向上邻接于漏电极的漏极下区域， 形成第 2 半导体结晶层， 在 源极下区域和栅极下区域之间的第 2 半导体结晶层， 以及漏极下区域和栅极下区域之间的 第 2 半导体结晶层， 掺杂用于生成载流子的杂原子 ； 在源电极或源极下区域和栅极下区域 之间的第 1 半导体结晶层， 以及漏电极或漏极下区域和栅极下区域之间的第 1 半导体结晶 层， 也可以不掺杂生成所述载流子的杂原子。
在本发明的第 2 方式中， 提供半导体基板， 具有 ： 基底基板、 与基底基板相接的 第 2 半导体结晶层、 与第 2 半导体结晶层晶格匹配或准晶格匹配的第 1 半导体结晶层 ；
第 1 半导体结晶层是 Inx1Ga1-x1Asy1P1-y1(0 ＜ x1 ≤ 1， 0 ≤ y1 ≤ 1)， 第 2 半导体结晶层是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ≠ y1)， 第 1 半导体结晶层的电子亲和力 Ea1 比第 2 半导体结晶层的电子亲和力 Ea2 小。基底基板支撑包含第 1 半导体结晶层及第 2 半 导体结晶层的层积构造体。
第 2 半 导 体 结 晶 层， 比 如 是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ＞ y1)。第 1 半导体结晶层中的 As 原子浓度为 1 ％以下。半导体基板， 优选还包括与第 2 半导体结晶层晶格匹配或准晶格匹配的第 3 半导体结晶层， 第 3 半导体结晶层配置在所 述第 1 半导体结晶层和所述第 2 半导体结晶层之间 ； 作为第 3 半导体结晶层可以列举 Alx3Inx4Ga1-x3-x4Asy3P1-y3(0 ＜ x3 ＜ 1， 0 ≤ x4 ＜ 1， 0 ＜ x3+x4 ＜ 1， 0 ≤ y3 ≤ 1)， 第 3 半导体 结晶层的电子亲和力 Ea3 比第 2 半导体结晶层的电子亲和力 Ea2 小。
另外， 半导体基板中， 最好在第 2 半导体结晶层的至少一部中包含显示 P 型的传导 型的杂质。第 2 半导体结晶层， 比如， 可以是与第 1 半导体结晶层相接且含显示 P 型的传导 型的杂质的结晶层。另外， 第 2 半导体结晶层， 比如可以具有与所述第 1 半导体结晶层相接 且不包含所述杂质的无掺杂层， 以及与无掺杂层相接且含有显示 P 型的传导型的杂质的掺 杂层。另外， 上述掺杂层， 可以由显示 P 型的传导型的杂质的浓度互相不同的多个层构成。 该无掺杂层的厚度， 作为一个例可以举出 20nm 以下。 半导体基板， 优选还具有电子亲和力 Ea4 比第 2 半导体结晶层的电子亲和力 Ea2 还 小的第 4 半导体结晶层， 第 1 半导体结晶层、 第 2 半导体结晶层及第 4 半导体结晶层， 按照 第 1 半导体结晶层， 第 2 半导体结晶层， 第 4 半导体结晶层的顺序配置， 第 4 半导体结晶层 优选与第 2 半导体结晶层晶格匹配或准晶格匹配， 优选第 4 半导体结晶层的电子亲和力 Ea4 比第 2 半导体结晶层的电子亲和力 Ea2 还小， 还优选第 4 半导体结晶层含有显示 P 型的传导 型的杂质。
作为在半导体基板的基底基板， 可以举出由单结晶 GaAs 构成的基板， 由结晶 InP 构成的基板， 由单结晶 Si 构成的基板及 SOI(Silico no Insulator) 基板构成的群中选择 出的一种基板。
在本发明的第 3 方式中， 提供一种半导体基板的制造方法， 包括在基底基板上 使第 2 半导体结晶层外延生长的步骤、 以及在第 2 半导体结晶层上外延生长第 1 半导 体结晶层的步骤 ； 在使第 2 半导体结晶层外延生长的步骤中， 所述第 2 半导体结晶层以 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1) 的形式生长， 在使所述第 1 半导体结晶层外延生 长的步骤中， 使第 1 半导体结晶层为 Inx1Ga1-x1Asy1P1-y1(0 ＜ x1 ≤ 1， 0 ≤ y1 ≤ 1， y1 ≠ y2)， 并使其与第 2 半导体结晶层晶格匹配或准晶格匹配地生长， 并以使第 1 半导体结晶层的电 子亲和力 Ea1 比第 2 半导体结晶层的电子亲和力 Ea2 小的方式使第 1 半导体结晶层及第 2 半 导体结晶层生长。
在第 3 方式中， 提供一种场效应晶体管的制造方法， 其具有与半导体基板中的第 1 半导体结晶层相接形成绝缘层的步骤 ； 和与绝缘层相接形成成为场效应晶体管的栅电极的 导电层的步骤。绝缘层优选通过含还原材料的气氛中的 ALD 法或者 MOCVD 法形成。
场效应晶体管的制造方法中， 在形成绝缘层的步骤前， 可以具有在第 1 半导体结 晶层的上方形成用于覆盖形成栅电极的区域的掩模的步骤， 通过将掩模使用于屏蔽膜的蚀 刻法来除去被掩模覆盖的区域以外的第 1 半导体结晶层的步骤， 以及在第 2 半导体结晶层
的被除去了第 1 半导体结晶层的区域， 通过将掩模使用于屏蔽膜的离子注入来掺杂杂原子 的步骤。
在本发明的第 4 方式中， 提供如下的场效应晶体管的制造方法， 所述场效应晶体 管具有第 1 半导体结晶层和与第 1 半导体结晶层晶格匹配或准晶格匹配的第 2 半导体结晶 层， 第 1 半导体结晶层是 Inx1Ga1-x1Asy1P1-y1(0 ＜ x1 ≤ 1， 0 ≤ y1 ≤ 1)， 第 2 半导体结晶层是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ≠ y1)， 所述制造方法包括 ： 以与第 1 半导体 结晶层的电子亲和力 Ea1 小于第 2 半导体结晶层的电子亲和力 Ea2 的半导体基板中的第 1 半 导体结晶层相接形成绝缘层的步骤、 和与绝缘层相接， 形成成为场效应晶体管的栅电极的 导电层的步骤。该绝缘层， 比如通过包含还原材料的气氛中的 ALD 法或 MOCVD 法形成。 附图说明
【图 1】 表示场效应晶体管 100 的剖面例。
【图 2】 表示在场效应晶体管 100 的制造例的制造过程中的剖面例。
【图 3】 表示在场效应晶体管 100 的制造例的制造过程中的剖面例。
【图 4】 表示在场效应晶体管 100 的制造例的制造过程中的剖面例。 【图 5】 表示场效应晶体管 200 的剖面例。
【图 6】 表示场效应晶体管 300 的剖面例。
【图 7】 表示场效应晶体管 400 的剖面例。
【图 8】 表示场效应晶体管 500 的剖面图。
【图 9】 表示在场效应晶体管 500 的制造过程中的剖面图。
【图 10】 表示在场效应晶体管 500 的制造过程中的剖面图。
【图 11】 表示在场效应晶体管 500 的制造过程中的剖面图。
【图 12】 表示在场效应晶体管 500 的制造过程中的剖面图。
【图 13】 表示在场效应晶体管 500 的制造过程中的剖面图。
【图 14】 表示在场效应晶体管 500 的制造过程中的剖面图。
【图 15】 是以比较例的场效应晶体管作为比较， 表示场效应晶体管 500 的通道移动 度相对表面电子浓度的实验数据的图表。
【图 16】 表示场效应晶体管 600 的剖面图。
【图 17】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 18】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 19】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 20】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 21】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 22】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 23】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 24】 表示在场效应晶体管 600 的制造过程中的剖面图。
【图 25】 表示用电子显微镜观察的场效应晶体管 600 的栅电极端部的剖面的照片。
【图 26】 表示用电子显微镜观察的场效应晶体管 600 的栅电极中央部的剖面的照 片。
【图 27】 表示场效应晶体管 600 的漏极电压相对漏极电流特性 (Vd-Id 特性 )。【图 28】表示互导率以及场效应晶体管 600 的栅极电压相对于漏极电流特性 (Vg-Id 特性 )。
【图 29】 表示场效应晶体管 600 的通道移动度相对表面电子浓度的实验数据的图 表。
具体实施方式
图 1 表示作为本发明的实施方式的场效应晶体管 100 的剖面例。 场效应晶体管 100 具有基底基板 102、 第 2 半导体结晶层 104、 第 1 半导体结晶层 106、 第 2N 型区域 108、 第 1N 型区域 110、 栅极绝缘层 112、 源电极 114、 漏电极 116 及栅电极 118。
基底基板 102 支撑包含栅极绝缘层 112、 第 1 半导体结晶层 106 及第 2 半导体结晶 层 104 的层积构造体。基底基板 102， 比如是由单结晶 GaAs 构成的基板， 由单结晶 InP 构成 的基板， 由单结晶 Si 构成的基板或 SOI(Silico no Insulator) 基板。
基底基板 102 采用单结晶 Si 构成的基板时， 能通过使用低成本的硅晶片而降低场 效应晶体管 100 的成本。另外， 因为单结晶 Si 的热传导性好， 所以由单结晶 Si 组成的基底 基板 102， 能高效率性地排出场效应晶体管 100 所发生的热。 SOI 基板热传导性好， 且寄生电 容小。因此， 基底基板 102 使用 SOI 基板时， 能高效地排出场效应晶体管 100 所产生的热， 且由于能降低场效应晶体管 100 的寄生电容， 也能提高场效应晶体管 100 的工作速度。
第 2 半 导 体 结 晶 层 104 与 第 1 半 导 体 结 晶 层 106 晶 格 匹 配 或 准 晶 格 匹 配， 第 1 半 导 体 结 晶 层 106 与 栅 极 绝 缘 层 112 相 接。 第 2 半 导 体 结 晶 层 104， 比如是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ≠ y1)。 第 1 半 导 体 结 晶 层 106， 比如是 Inx1Ga1-x1Asy1P1-y1(0 ＜ x1 ≤ 1， 0 ≤ y1 ≤ 1)。第 1 半导体结晶层 106 的电子亲和力 Ea1， 比 第 2 半导体结晶层 104 电子亲和力 Ea2 小。
具 体 而 言， 第 1 半 导 体 结 晶 层 106 为 InP 时， 第 2 半 导 体 结 晶 层 104， 比如是 InGaAs。第 1 半导体结晶层 106 为 InGaP 时， 第 2 半导体结晶层 104， 比如是 InGaAs。第 1 半导体结晶层 106 为 InGaP 时， 第 2 半导体结晶层 104， 比如是 InP。
第 2 半导体结晶层 104 和第 1 半导体结晶层 106 的连接面形成异质结界面， 在该异 质结界面附近形成电子云。该电子云作为场效应晶体管 100 通道而发挥作用。在栅极绝缘 层 112 和第 1 半导体结晶层 106 的界面大量地形成起因于结晶缺陷的载流子的陷阱中心。 电子云， 从栅极绝缘层 112 及第 1 半导体结晶层 106 的界面偏离相当于第 1 半导体结晶层 106 厚度的距离而形成。 其结果， 在场效应晶体管 100 的通道移动的载流子被陷阱中心分散 的概率变低， 所以能加大场效应晶体管 100 的载流子移动度。
第 2 半导体结晶层 104， 可以是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ＞ y1)。即第 1 半导体结晶层 106， 与第 2 半导体结晶层 104 相比， As 相对于 P 的比例小。根 据本发明者们的实验探讨， As 的氧化物具有作为载流子的电子陷阱中心的作用。由于降低 与栅极绝缘层 112 相接的第 1 半导体结晶层 106 中的 As 的比例， 因而陷阱中心减少。其结 果， 被分散的载流子的比例减少， 能加大载流子移动度。
当第 1 半导体结晶层 106 的 As 的比例变小时， 第 1 半导体结晶层 106 中的 As 原子 浓度成为在使用了 X 射线光电子光谱法 (X-ray Photoelectron Spectroscopy) 的测量中测量限度以下的水平， 因而优选减小 As 的比例。一般通过 X 射线光电子光谱法的测量， 原 子的检测限是 1％左右。比如， 在第 1 半导体结晶层 106 中的 As 的比例， 优选是 1％以下。
第 2 半导体结晶层 104， 至少在一部分中含有显示 P 型的传导型的杂质。如果第 2 半导体结晶层 104 的至少一部中包含着显示 P 型的传导型的杂质， 则由于电子的一部分 被受体捕获， 在第 2 半导体结晶层 104 中的负的空间电荷增加。其结果， 第 2 半导体结晶层 104 的潜在力变高， 能够抑制在第 2 半导体结晶层 104 和第 1 半导体结晶层 106 的界面附近 一侧形成的电子云向第 2 半导体结晶层 104 的内部扩展， 从而能够提高该界面中的电子云 的密度， 提高基于栅电极的通道电子的控制性。
第 2 半导体结晶层 104， 可以具有与第 1 半导体结晶层 106 相接且不含表现 P 型的 传导型的杂质的无掺杂层、 和与该无掺杂层相接且含显示 P 型的传导型的杂质的掺杂层。 另外， 上述掺杂层， 可以由显示 P 型的传导型的杂质的浓度互相不相同的多个层构成。比 如， 无掺杂层是在从第 2 半导体结晶层 104 与第 1 半导体结晶层 106 的界面起算预先确定的 距离的区域内形成的层。因为第 2 半导体结晶层 104 具有上述的无掺杂层及掺杂层， 因此， 在该界面附近， 载流子不被显示 P 型的传导型的杂质扩散， 所以可以防止移动度的降低。无 掺杂层的厚度， 比如是 20nm 以下， 优选是 10nm 以下。 场效应晶体管 100 中， 在第 2 半导体结晶层 104 和基底基板 102 之间， 可以包含具 有与第 1 半导体结晶层 106 的电子亲和力同等大小的电子亲和力的第 4 半导体结晶层。场 效应晶体管 100 通过具有该第 4 半导体结晶层， 从而能够抑制第 2 半导体结晶层 104 与第 1 半导体结晶层 106 的界面附近的电子云向基底基板侧的扩散， 所以能够提高电子云的密 度， 提高栅电极的通道电子的控制性。
第 2N 型区域 108， 是在第 2 半导体结晶层 104 形成的 N 型区域。第 1N 型区域 110， 是在第 1 半导体结晶层 106 形成的 N 型区域。作为 N 型区域的形成方法， 可以列举离子注 入 Si 原子等的 N 型杂质之后， 根据基于退火而产生的活化而形成的方法。N 型区域分别在 源电极 114 及漏电极 116 之下形成。源电极 114 下的第 2N 型区域 108 及第 1N 型区域 110， 具有作为场效应晶体管的源极的作用。漏电极 116 下的第 2N 型区域 108 及第 1N 型区域 110， 具有作为场效应晶体管的漏极作用。
栅极绝缘层 112 将第 1 半导体结晶层 106 和栅电极 118 实现直流电分离。栅极绝 缘层 112， 比如是氧化铝 (A12O3) 层。 作为氧化铝层的制造方法， 可以列举 ALD(Atomic layer deposition) 法。源电极 114 及漏电极 116， 与第 1N 型区域 110 上相接地形成。栅电极 118 与栅极绝缘层 112 相接地形成。源电极 114、 漏电极 116 及栅电极 118， 比如是 Ti 及 Au 的 金属层积膜。
栅电极 118、 栅极绝缘层 112、 第 1 半导体结晶层 106 及第 2 半导体结晶层 104， 是 按照栅电极 118， 栅极绝缘层 112， 第 1 半导体结晶层 106， 第 2 半导体结晶层 104 的顺序配 置的。优选栅极绝缘层 112 及第 1 半导体结晶层 106 具有满足数 1 关系的特性。
( 数 1)
(ε1·d0)/(ε0·d1) ＞ v/δ
其中， d0 及 ε0 表示栅电极 118 和第 1 半导体结晶层 106 夹着的栅极下区域中的 栅极绝缘层 112 的厚度及相对介电常数， d1 及 ε1 表示栅极下区域中的第 1 半导体结晶层 106 厚度及相对介电常数， V 表示场效应晶体管 100 的阈值电压以上的对栅电极 118 所施加
的施加电压， δ ＝ Ea2-Ea1。当 V 大于等于场效应晶体管 100 的阈值电压， 且载流子在场效应 晶体管 100 的源电极 114 和漏电极 116 之间的移动状态下， 通过满足数 1 所述的关系， 能够 在与第 1 半导体结晶层 106 相接的第 2 半导体结晶层 104 内诱发高移动度的通道电子。数 1 的关系， 可通过下式导出。
栅极绝缘层 112 的容量 C0， 由下式表示 ：
C0 ＝ ε0/d0…… ( 式 1)
因此， 在栅极绝缘层 112 和第 1 半导体结晶层 106 的界面引起的电荷 Q0 由下式给 出， 即，
Q0 ＝ V×C0 ＝ V×ε0/d0…… ( 式 2)
相对于此， 栅极绝缘层 112 及第 1 半导体结晶层 106 的合成容量， 由下式所示 ：
C0 ＝ ε0·ε1/(d0ε1+d1ε0)… ( 式 3)
因此， 第 1 半导体结晶层 106 和第 2 半导体结晶层 104 界面引起的电荷 Q1， 由下式 所示 ：
Q1 ＝ (V+δ)×C1 ＝ (V+δ)×ε0·ε1/(d0ε1+d1ε0)… ( 式 4)。
这里， 如果是 Q1 ＞ Q0…… ( 式 5)
则在第 2 半导体结晶层 104 内产生高移动度通道电子。因此， 如果将式 2 及式 4 代入式 5， 则变成 ：
(V+δ)×ε0·ε1/(d0ε1+d1ε0) ＞ v×ε0/d0… ( 式 6)
整理公式 6， 得到数 1 所示的 (ε1·d0)/(ε0·d1) ＞ v/δ。
即， 当满足数 1 的关系时， 能够在与第 1 半导体结晶层 106 相接的第 2 半导体结晶 层 104 内诱发高移动度通道电子。
如上所述， 在场效应晶体管 100 中， 在栅极绝缘层 112 和第 2 半导体结晶层 104 之 间形成有第 1 半导体结晶层 106， 所以， 第 2 半导体结晶层 104 和第 1 半导体结晶层 106 的 界面， 只从栅极绝缘层 112 和第 2 半导体结晶层 104 的界面离偏相当于第 1 半导体结晶层 106 的厚度的距离。因此， 即使在栅极绝缘层 112 及第 1 半导体结晶层 106 的界面存在陷 阱中心， 也能够降低载流子被分散的概率， 从而能够加大载流子的移动度。并且， 通过将第 2 半导体结晶层 104 设定为 P 型而提高载流子的密度， 提高栅电极的通道电子的控制性， 从 而能够抑制短通道效应。
图 2 至图 4， 表示场效应晶体管 100 的制造方法的一例的制造过程中的剖面例。 如 图 2 所示， 在基底基板 102 上面依次层积第 2 半导体结晶层 104 及第 1 半导体结晶层 106。 第 2 半导体结晶层 104 及第 1 半导体结晶层 106 的形成方法， 比如是使用了 MOCVD(Metal Organic Chemical Vapor Deposition) 法的外延生长或 MBE(Molecular Beam Epitaxy) 法。
如图 3 所示， 在第 2 半导体结晶层 104 上形成第 2N 型区域 108， 在第 1 半导体结晶 层 106 上形成第 1N 型区域 110， 进一步形成栅极绝缘层 112。第 2N 型区域 108 及第 1N 型 区域 110 的形成方法， 是把 N 型的杂原子以离子状态注入的离子注入法。该 N 型的杂原子， 比如是 Si 原子。在注入离子时， 优选在第 1N 型区域 110 上预先形成无图示的牺牲层。优 选在离子注入后进行退火。
在形成了牺牲层时， 在除去该牺牲层之后形成栅极绝缘层 112。作为栅极绝缘层 112 的形成方法， 可例示 ALD 法。优选通过在含有还原材料的气氛中的 ALD 法或 MOCVD 法形 成栅极绝缘层 112。还原材料， 比如是氢 (H2)、 三甲基铝 (Al(CH3)3)。
如图 4 所示， 通过蚀刻法除去第 1N 型区域 110 上的栅极绝缘层 112 形成源电极 114 及漏电极 116。当由 Ti 及 Au 的金属层积膜形成源电极 114 及漏电极 116 时， 比如， 采用组 合了基于蒸镀法或溅射法的薄膜形成和剥离法的图案化法。最后， 在栅极绝缘层 112 上面 形成栅电极 118。在用 Ti 及 Au 的金属层积膜形成栅电极 118 的情况下， 可以用与源电极 114 及漏电极 116 同样的方法形成。
再者， 基底基板 102 如果使用单结晶 GaAs 基板、 单结晶 InP 基板等单结晶化合物 半导体基板时， 能够重复利用基底基板 102。 比如， 在基底基板 102 和第 2 半导体结晶层 104 之间设置剥离层， 在该剥离层上面形成包含栅极绝缘层 112、 第 1 半导体结晶层 106 及第 2 半导体结晶层 104 的层积构造体。通过用蚀刻法等除去剥离层， 以剥离层为界将层积构造 体从基底基板 102 剥离。采用被剥离后的层积构造体制造电子单元的同时， 可以将剥离后 的基底基板 102 作为新的层积构造体的基底基板而再利用。被剥离后的层积构造体， 能与 由单结晶 Si 组成的基板， SOI(Silico on Insulator) 基板、 玻璃基板、 陶瓷基板、 或塑料基 板等粘接。在被这些基板粘接的层积构造体上形成电子单元。 在上述实施方式中说明了场效应晶体管 100， 不过， 也能够把握半导体基板的 构成。即， 公开了具有基底基板 102、 接触基底基板 102 的第 2 半导体结晶层 104 和与 第 2 半导体结晶层 104 晶格匹配或准晶格匹配的第 1 半导体结晶层 106， 第 1 半导体 结 晶 层 106 是 Inx1Ga1-x1Asy1P1-y1(0 ＜ x1 ≤ 1， 0 ≤ y1 ≤ 1)， 第 2 半 导 体 结 晶 层 104 是 Inx2Ga1-x2Asy2P1-y2(0 ≤ x2 ≤ 1， 0 ≤ y2 ≤ 1， y2 ≠ y1)， 第 1 半导体结晶层 106 的电子亲和力 Ea1 比第 2 半导体结晶层 104 电子亲和力 Ea2 小的半导体基板。同时还公开了半导体基板的 制造方法。
图 5 表示作为本发明的实施方式的场效应晶体管 200 的剖面例。场效应晶体管 200， 除包括第 3 半导体结晶层 202 的方面以外， 具有和场效应晶体管 100 同样的构成。因 此， 以下仅就不同构成部分加以说明。
第 3 半导体结晶层 202 配置在第 1 半导体结晶层 106 和第 2 半导体结晶层 104 之间。第 3 半导体结晶层 202 与第 2 半导体结晶层 104 晶格匹配或准晶格匹配。第 3 半 导体结晶层 202， 比如是 Alx3Inx4Ga1-x3-x4Asy3P1-y3(0 ＜ x3 ＜ 1、 0 ≤ x4 ＜ 1、 0 ＜ x3+x4 ＜ 1、 0 ≤ y3 ≤ 1)。第 3 半导体结晶层 202 的电子亲和力 Ea3， 比第 2 半导体结晶层 104 电子亲 和力 Ea2 小。
具体而言， 在第 1 半导体结晶层 106 为 InP 时， 比如， 第 3 半导体结晶层 202 是 AlInAs， 第 2 半导体结晶层 104 是 InGaAs。另外， 在第 1 半导体结晶层 106 为 InGaP 时， 比 如， 第 3 半导体结晶层 202 是 AlGaAs， 第 2 半导体结晶层 104 是 InGaAs。进一步， 在第 1 半 导体结晶层 106 为 InGaP 的情况时， 比如， 第 3 半导体结晶层 202 是 AlGaAsP， 第 2 半导体结 晶层 104 是 InP。再者， 在第 1 半导体结晶层 106 和第 2N 型区域 108 之间形成作为第 3 半 导体结晶层 202 的 N 型层的第 3N 型区域 204。
在第 1 半导体结晶层 106 和第 2 半导体结晶层 104 的接合部中， 由于第 1 半导体 结晶层 106 和第 2 半导体结晶层 104 各自的构成成分异常扩散， 有时造成结晶构造不规则。
场效应晶体管 200 由于具有第 3 半导体结晶层 202， 因而能够抑制该结晶构造的不规则。 具 体而言， 认为在场效应晶体管 200 具有含铝 (Al) 的第 3 半导体结晶层 202 时， 通过抑制 Al 异常扩散而抑制结晶构造的不规则。其结果， 能够加大场效应晶体管 200 的载流子移动度。 另外， 也可以将场效应晶体管 200 的构成理解为半导体基板的构成。
图 6 表示本发明的实施方式的场效应晶体管 300 的剖面例。 场效应晶体管 300， 除 了具有第 4 半导体结晶层 302 的点以外， 均具有和场效应晶体管 200 同样的构成。因此， 以 下说明不同的构成。
第 4 半导体结晶层 302 具有 P 型的传导型， 栅极绝缘层 112、 第 2 半导体结晶层 104 及第 4 半导体结晶层 302， 按照栅极绝缘层 112， 第 2 半导体结晶层 104， 第 4 半导体结晶层 302 的顺序配置。第 4 半导体结晶层 302 与第 2 半导体结晶层 104 晶格匹配或准晶格匹配。 第 4 半导体结晶层 302 的电子亲和力 Ea4， 比第 2 半导体结晶层的电子亲和力 Ea2 小。
通过具有第 4 半导体结晶层 302， 有时能得到设第 2 半导体结晶层 104 为 P 型时 同样的效果。即， 第 4 半导体结晶层 302， 抑制在第 3 半导体结晶层 202 和第 1 半导体结晶 层 106 的界面附近形成的电子云在第 2 半导体结晶层 104 内部扩展。其结果， 在该界面的 电子云的密度进一步提高， 栅电极的通道电子的控制性升高。场效应晶体管 300 的构成也 可以理解为半导体基板的构成。
图 7 表示作为本发明的实施方式的场效应晶体管 400 的剖面例。场效应晶体管 400， 除了有凹部 402 这一点外， 其余和场效应晶体管 300 具有同样的构成。因而以下说明 关于相异的构成。
将按照栅电极 118、 栅极绝缘层 112 及第 1 半导体结晶层 106 的顺序配置的方向作 为第 1 方向， 将按照源电极 114、 栅电极 118 以及漏电极 116 的顺序配置的方向作为第 2 方 向。第 1 方向和第 2 方向具有实质上垂直相交的关系。作为在第 1 方向上邻接栅电极 118 的区域的栅极下区域中形成第 1 半导体结晶层 106。通过形成第 1 半导体结晶层 106， 有时 能得到载流子移动度变大的效果。
另一方面， 在栅极下区域与源电极 114 之间不形成第 1 半导体结晶层 106 及第 3 半导体结晶层 202， 在栅极下区域与漏电极 116 之间不形成第 1 半导体结晶层 106 及第 3 半 导体结晶层 202。 即， 在栅极下区域与源电极 114 之间， 及栅极下区域与漏电极 116 之间， 形 成未形成第 1 半导体结晶层 106 及第 3 半导体结晶层 202 的凹部 402。
由于有凹部 402， 使得向栅极绝缘层 112 与第 1 半导体结晶层 106 的界面或者第 1 半导体结晶层 106 与第 3 半导体结晶层 202 的界面的载流子注入被抑制， 载流子被注入第 3 半导体结晶层 202 和第 2 半导体结晶层 104 的界面附近。其结果， 场效应晶体管 400 的导 通特性变得良好。
再者， 在第 1 方向上在邻接源电极 114 的源极下区域， 也可以形成第 1 半导体结晶 层 106 及第 3 半导体结晶层 202， 也可以在第 1 方向上邻接漏电极 116 的漏极下区域形成 第 1 半导体结晶层 106 及第 3 半导体结晶层 202。该情况下， 在栅极下区域和源极下区域之 间， 及在栅极下区域和漏极下区域之间， 形成未形成第 1 半导体结晶层 106 及第 3 半导体结 晶层 202 的凹部。
( 实施例 1)
图 8 表示作为本发明的实施例的场效应晶体管 500 的剖面图。从图 9 到图 14， 表示在场效应晶体管 500 的制造过程中的剖面图。
如图 9 所示， 准备 P 型的 InP 基板 502， 在 InP 基板 502 的 (001) 表面上， 使 P 型的 InGaAs 层 504 及 I 型的 InP 层 506 外延生长。 将 InGaAs 层 504 的组成设定为 In0.53Ga0.47As， 16 -3 P 型杂质的浓度为 3×10 cm 。进一步在 InP 层 506 上面形成了用于抑制 VB 族原子的缺失 的牺牲保护层 508。牺牲保护层 508 形成了厚度 6nm 的 Al2O3。
如图 10 所示， 形成掩模 510， 离子注入了 Si 原子。离子注入的注入能量为 30keV， 14 -2 注入量为 2×10 cm 。
如图 11 所示， 将采用 RTA(Rapid thermal anneal) 法注入的 Si 活化。由此， 形成 了 InGaAs 层 504 的 N 型层 512 及 InP 层 506 的 N 型层 514。RTA 的条件为 600℃、 进行 10 秒。
如图 12 所示， 剥离牺牲保护层 508， 进行了表面清洗。作为牺牲保护层 508 的剥 离及表面清洗， 进行了基于缓冲氢氟酸 (BHF) 的蚀刻法、 基于稀氢氟酸 (DHF) 及氢氧化铵 (NH4OH) 的蚀刻法。
如图 13 所示， 形成了 Al2O3 层 516 及 TaN 层 518。通过 ALD 法以 13nm 的厚度形成 了 Al2O3 层 516。通过离子束溅射法以 30nm 的厚形成了 TaN 层 518。
如图 14 所示， 形成源极及漏极的接触孔， 在该接触孔形成了源电极 520 及漏电极 522。接触孔的形成， 首先通过以 SF6 作为蚀刻气体使用的反应性离子蚀刻对 TaN 层 518 进 行干式蚀刻， 接下来， 通过以 BHF 作为蚀刻液的湿蚀刻法对 Al2O3 层 516 进行蚀刻。掩模形 成后， 通过蒸镀法形成 Ti 及 Au 的层积膜， 通过用于剥离掩模的剥离法形成了源电极 520 及 漏电极 522。
进一步， 掩模形成后， 通过蒸镀法形成 Ti 及 Au 的层积膜， 通过用于剥离掩模的剥 离法形成栅电极 524， 通过以 SF6 作为蚀刻气体使用的反应性离子蚀刻对 TaN 层 518 进行干 蚀刻， 进行了栅电极 524 的形成及电极间分离。 这样， 制造了图 8 所示的场效应晶体管 500。
作为比较例， 制造出不具有 InP 层 506 的场效应晶体管。在这种情况下的 InGaAs 层的厚度， 设定为与 InGaAs 层 504 厚度加上 InP 层 506 厚度后的厚度相同。
图 15 是以比较例的场效应晶体管作为比较， 表示场效应晶体管 500 的通道移动度 相对表面电子浓度的实验数据的图表。场效应晶体管 500 是以 「InP(4nm)/InGaAs」 为参照 的圈符号内的数据， 与以 「InGaAs」 为参照的四角形符号内的比较例相比， 其通道移动度变 大。也就是说， 由于具有与第 1 半导体结晶层 106 对应的 InP 层 506， 所以效应晶体管 500 的通道移动度变大。
( 实施例 2)
图 16 表示本发明的其他实施例的场效应晶体管 600 的剖面图。 场效应晶体管 600， 不具有场效应晶体管 500 中的 InP 层 506 的 N 型层 514。
从图 17 到图 24， 表示在场效应晶体管 600 制造过程中的剖面图。和实施例 1 同 样， 如图 17 所示， 在 P 型的 InP 基板 502 上面， 使 P 型的 InGaAs 层 504 及 I 型的 InP 层 506 外延生长， 在 InP 层 506 上面形成了牺牲保护层 508。 各层的组成、 杂质浓度、 厚度等和实施 例 1 同样。进一步在牺牲保护层 508 上面形成了掩模 510。掩模 510 是光致抗蚀剂膜， 以覆 盖形成有栅电极 524 的区域的状态形成。
如图 18 所示， 把掩模 510 做为遮蔽膜， 通过蚀刻法除去牺牲保护层 508 及 InP 层506。接着， 如图 19 所示， 将掩模 510 直接作为遮蔽膜使用， 在除去了牺牲保护层 508 及 InP 层 506 的区域的 InGaAs 层 504 中离子注入 Si 原子。离子注入的注入能量及注入量， 和实 14 -2 施例 1 同样， 为 30keV 及 2×10 cm 。
如图 20 所示， 通过灰化除去了掩模 510。通过该灰化形成了氧化物 602。用蚀刻 法除去了氧化物 602 之后， 如图 21 所示， 形成了与牺牲保护层 508 同样的牺牲保护层 604。 此后， 采用 RTA 法将注入的 Si 活化。这样， 在 InGaAs 层 504 上形成了 N 型层 512。RTA 的 条件， 与实施例 1 同样， 为 600℃、 10 秒。
如图 22 所示， 和实施例 1 同样地剥离牺牲保护层 508 及牺牲保护层 604， 和实施 例 1 同样地进行表面清洗， 如图 23 所示， 和实施例 1 同样形成了 Al2O3 层 516 及 TaN 层 518。 接着， 如图 24 所示， 形成源极及漏极的接触孔， 在该接触孔形成了和实施例 1 同样的源电极 520 及漏电极 522。
接下来， 与实施例 1 同样， 形成掩模后， 通过蒸镀法形成 Ti 及 Au 的层积膜， 根据用 于剥离掩模的剥离法形成栅电极 524， 根据作为蚀刻气体使用了 SF6 的反应性离子蚀刻法对 TaN 层 518 进行干式蚀刻， 并进行栅电极 524 的形成及电极间分离。这样， 制造了图 16 所示 的场效应晶体管 600。 实施例 2 的场效应晶体管 600 因为经过上述制造过程， 所以不形成 InP 层 506 的 N 型层 514。实施例 1 的场效应晶体管 500 中， 源极 - 漏极间的电压施加到 InGaAs 层 504 的 N 型层 512 和 InP 层 506 的 N 型层 514 双方。另一方面， 在本实施例 2 的场效应晶体管 600 中， 只在 InGaAs 层 504 的 N 型层 512 施加源极 - 漏极间的电压。
实施例 1 的场效应晶体管 500 和实施例 2 的场效应晶体管 600， 为期待在全都 InGaAs 层 504 和 InP 层 506 的界面形成 2 维电子气体而设计的， 不过， 也可在作为栅极绝缘 层的 Al2O3 层 516 与 InP 层 506 的界面形成 2 维电子气体。在本实施例 2 的场效应晶体管 600 中， 因为 N 型层不形成在 InP 层 506， 所以， 假如在 Al2O3 层 516 和 InP 层 506 的界面也 形成了 2 维电子气体， 以此为通道发挥作用的比例也很低。因而， 把在载流子陷阱造成的散 乱的影响少的界面 (InGaAs 层 504 和 InP 层 506 界面 ) 形成的 2 维电子气， 作为支配性的 通道而发挥作用， 得以提高场效应晶体管 600 的性能。
图 25 表示用电子显微镜观察在场效应晶体管 600 的栅电极端部的剖面的照片。 图 26 表示用电子显微镜观察在场效应晶体管 600 的栅电极中央部的剖面的照片。 确认了在栅 电极端部中， InP 层 506 被除去。
图 27 表示场效应晶体管 600 的漏极电压相对漏极电流特性 (Vd-Id 特性 )。是场 效应晶体管 600 的通道长为 1μm 时的结果。在图 27 中， 示出了从 0V 到 +1.6V， 按照 0.2v 的差使栅极电压变化的状态。由此可知， 与 Vd-Id 特性相比， 基于栅极电压的漏极电流的控 制性良好。
图 28 是表示互导率和场效应晶体管 600 的栅极电压相对漏极电流特性 (Vg-Id 特 性 )。是场效应晶体管 600 的通道长度为 6μm 时的情况。设漏极电压为 50mV。由此可知， 基于栅极电压的漏极电流的切换特性良好。互导率的峰值表示为约 13mS/mm。
图 29 表示场效应晶体管 600 的通道移动度相对表面电子浓度的实验数据的图表。 通道移动度表示了峰值为约 5600(cm2/Vs) 的高值。与图 15 所示的场效应晶体管 500 的通 道移动度比较， 可见得到了极大的改善。
关于权利要求、 说明书以及附图中所示的各处理各处理的执行顺序， 只要未特别 明示为 「在…之前」 、 「比…先行」 等， 且只要未将前处理的输出用于后处理中， 则可按任意 顺序实施。关于权利要求、 说明书以及图示中的工作流程， 即使为方便起见而使用 「首先」 、 「接着」 等字样进行说明， 但并非意味着必须按该顺序实施。
符号说明
100 场效应晶体管， 102 基底基板， 104 第 2 半导体结晶层， 106 第 1 半导体结晶层， 108 第 2N 型区域， 110 第 1N 型区域， 112 栅极绝缘层， 114 源电极， 116 漏电极， 118 栅电极， 200 场效应晶体管， 202 第 3 半导体结晶层， 204 第 3N 型区域， 300 场效应晶体管， 302 第 4 半 导体结晶层， 400 场效应晶体管， 402 凹部， 500 场效应晶体管， 502 InP 基板， 504 InGaAs 层， 506 InP 层， 508 牺牲保护层， 510 掩模， 512 N 型层， 514 N 型层， 516 Al2O3 层， 518 TaN 层， 520 源电极， 522 漏电极， 524 栅电极， 600 场效应晶体管， 602 氧化物， 604 牺牲保护层