场效应晶体管、半导体基板、场效应晶体管的制造方法及半导体基板的制造方法.pdf

1、(10)申请公布号 CN 102484077 A (43)申请公布日 2012.05.30 C N 1 0 2 4 8 4 0 7 7 A *CN102484077A* (21)申请号 201080038652.4 (22)申请日 2010.09.06 2009-205890 2009.09.07 JP H01L 21/338(2006.01) H01L 29/778(2006.01) H01L 29/78(2006.01) H01L 29/786(2006.01) H01L 29/812(2006.01) (71)申请人住友化学株式会社 地址日本国东京都 申请人国立大学法人东京大学 独立行政

2、法人产业技术综合研究所 (72)发明人秦雅彦 山田永 福原升 高木信一 竹中充 横山正史 安田哲二 卜部友二 宫田典幸 板谷太郎 石井裕之 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人蒋亭 (54) 发明名称 场效应晶体管、半导体基板、场效应晶体管的 制造方法及半导体基板的制造方法 (57) 摘要 本发明涉及场效应晶体管，其具有栅极绝缘 层、与所述栅极绝缘层相接的第1半导体结晶层 以及与第1半导体结晶层晶格匹配或准晶格匹 配的第2半导体结晶层，所述栅极绝缘层、所述 第1半导体结晶层及所述第2半导体结晶层按 照栅极绝缘层、第1半导体结晶层、第2半导体 结晶层的顺序配置，

3、所述第1半导体结晶层是 In x1 Ga 1-x1 As y1 P 1-y1 (0x11，0y11)，所述第 2半导体结晶层是In x2 Ga 1-x2 As y2 P 1-y2 (0x21， 0y21，y2y1)，所述第1半导体结晶层的 电子亲和力E a1 比所述第2半导体结晶层的电子亲 和力E a2 小。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.02.29 (86)PCT申请的申请数据 PCT/JP2010/005461 2010.09.06 (87)PCT申请的公布数据 WO2011/027577 JA 2011.03.10 (51)Int.Cl. 权利要求书4页

4、 说明书12页 附图17页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 4 页 说明书 12 页 附图 17 页 1/4页 2 1.一种场效应晶体管，具有： 栅极绝缘层、与所述栅极绝缘层相接的第1半导体结晶层、以及与所述第1半导体结晶 层晶格匹配或准晶格匹配的第2半导体结晶层； 所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层是按所述栅极绝缘 层、所述第1半导体结晶层、所述第2半导体结晶层的顺序配置的； 所述第1半导体结晶层是In x1 Ga 1-x1 As y1 P 1-y1 ，其中，0x11、0y11； 所述第2半导体结晶层是In x2 Ga 1-x2

5、 As y2 P 1-y2 ，其中，0x21，0y21，y2y1； 所述第1半导体结晶层的电子亲和力E a1 比所述第2半导体结晶层的电子亲和力E a2 小。 2.根据权利要求1所述的场效应晶体管，其中， 所述第2半导体结晶层是In x2 Ga 1-x2 As y2 P 1-y2 ，其中，0x21，0y21，y2y1。 3.根据权利要求2所述的场效应晶体管，其中， 所述第1半导体结晶层中的As原子浓度是1以下。 4.根据权利要求1所述的场效应晶体管，其中， 还具有与所述第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层； 所述第3半导体结晶层被配置在所述第1半导体结晶层和所述第2半导体结晶

6、层之 间， 所述第3半导体结晶层是Al x3 In x4 Ga 1-x3-x4 As y3 P 1-y3 ，其中，0x31，0x41，0 x3+x41，0y31， 所述第3半导体结晶层的电子亲和力E a3 比所述第2半导体结晶层的电子亲和力E a2 小。 5.根据权利要求1所述的场效应晶体管，其中， 还具有与所述栅极绝缘层相接的栅电极， 所述栅电极、所述栅极绝缘层及所述第1半导体结晶层，是按所述栅电极、所述栅极绝 缘层、所述第1半导体结晶层的顺序配置的， 所述栅极绝缘层和所述第1半导体结晶层满足数1的关系： 数1 ( 1 d 0 )/( 0 d 1 )V/ 其中，d 0 及 0 表示被所述栅电

7、极与所述第2半导体结晶层夹着的栅极下区域中的所 述栅极绝缘层的厚度以及相对介电常数，d 1 及 1 表示在所述栅极下区域中的所述第1半 导体结晶层的厚度及相对介电常数，V表示所述场效应晶体管的阈值电压以上的对所述栅 电极所施加的施加电压，E a2 -E a1 。 6.根据权利要求1所述的场效应晶体管，其中， 在所述第2半导体结晶层的至少一部分中包含着显示P型的传导型的杂质。 7.根据权利要求6所述的场效应晶体管，其中， 所述第2半导体结晶层具有： 与所述第1半导体结晶层相接，且不含所述杂质的无掺杂层、 与所述无掺杂层相接，且包含所述杂质的掺杂层。 8.根据权利要求7所述的场效应晶体管， 所述无

8、掺杂层的厚度为20nm以下。 9.根据权利要求1所述的场效应晶体管，还包括： 权 利 要 求 书CN 102484077 A 2/4页 3 具有P型的传导型的第4半导体结晶层； 所述栅极绝缘层、所述第2半导体结晶层及所述第4半导体结晶层按照所述栅极绝缘 层、所述第2半导体结晶层、所述第4半导体结晶层的顺序配置； 所述第4半导体结晶层与所述第2半导体结晶层晶格匹配或准晶格匹配； 所述第4半导体结晶层的电子亲和力E a4 比所述第2半导体结晶层的电子亲和力E a2 小。 10.根据权利要求1所述的场效应晶体管，还具有： 与所述栅极绝缘层相接的栅电极和源电极和漏电极； 所述栅电极、所述栅极绝缘层及所

9、述第1半导体结晶层，按照所述栅电极、所述栅极绝 缘层、所述第1半导体结晶层的顺序配置在第1方向上； 所述栅电极、所述源电极及所述漏电极，按照所述源电极、所述栅电极、所述漏电极的 顺序，配置在垂直于所述第1方向的第2方向上； 在与所述栅电极在所述第1方向上相邻接的栅极下区域形成有所述第1半导体结晶 层； 所述源电极和所述栅极下区域之间，或在所述第1方向上邻接于所述源电极的源极下 区域和所述栅极下区域之间，没有形成所述第1半导体结晶层； 所述漏电极和所述栅极下区域之间，或在所述第1方向上在邻接于所述漏电极的漏极 下区域和所述栅极下区域之间没有形成所述第1半导体结晶层。 11.根据权利要求1所述的场

10、效应晶体管， 还具有：与所述栅极绝缘层相接的栅电极、源电极和漏电极； 所述栅电极、所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶层按照所 述栅电极、所述栅极绝缘层、所述第1半导体结晶层、所述第2半导体结晶层的顺序配置在 第1方向上； 所述栅电极、所述源电极及所述漏电极按照所述源电极、所述栅电极、所述漏电极的顺 序，配置在垂直于所述第1方向的第2方向上； 在所述第1方向上邻接于所述栅电极的栅极下区域，形成有所述第1半导体结晶层及 所述第2半导体结晶层； 在所述第1方向上邻接于所述源电极的源极下区域，及在所述第1方向上邻接于所述 漏电极的漏极下区域，形成有所述第2半导体结晶层； 在所述源

11、极下区域和所述栅极下区域之间的所述第2半导体结晶层，以及所述漏极下 区域和所述栅极下区域之间的所述第2半导体结晶层，掺杂了用于生成载流子的杂原子； 在所述源电极或所述源极下区域和所述栅极下区域之间的所述第1半导体结晶层，以 及所述漏电极或所述漏极下区域和所述栅极下区域之间的所述第1半导体结晶层，没有掺 杂生成所述载流子的所述杂原子。 12.根据权利要求1所述的场效应晶体管， 还具有：用于支撑包含所述栅极绝缘层、所述第1半导体结晶层及所述第2半导体结晶 层的层积构造体的基底基板； 所述基底基板，是从由单结晶GaAs构成的基板、由单结晶InP构成的基板、由单结晶Si 构成的基板及SOI基板构成的群

12、中选择出的一种基板。 13.一种半导体基板， 权 利 要 求 书CN 102484077 A 3/4页 4 具有：基底基板、设置在所述基底基板的上方的第2半导体结晶层和与所述第2半导体 结晶层晶格匹配或准晶格匹配的第1半导体结晶层； 所述第1半导体结晶层是In x1 Ga 1-x1 As y1 P 1-y1 ，其中，0x11，0y11， 所述第2半导体结晶层是In x2 Ga 1-x2 As y2 P 1-y2 ，其中，0x21，0y21，y2y1， 所述第1半导体结晶层的电子亲和力E a1 比所述第2半导体结晶层的电子亲和力E a2 小。 14.根据权利要求13所述的半导体基板， 所述第2半

13、导体结晶层是In x2 Ga 1-x2 As y2 P 1-y2 ，其中，0x21，0y21，y2y1。 15.根据权利要求14所述的半导体基板，其中， 所述第1半导体结晶层中的As原子浓度是1以下。 16.根据权利要求13所述的半导体基板， 还具有与所述第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层； 所述第3半导体结晶层配置在所述第1半导体结晶层和所述第2半导体结晶层之间； 所述第3半导体结晶层是Al x3 In x4 Ga 1-x3-x4 As y3 P 1-y3 ，其中，0x31，0x41，0 x3+x41，0y31， 所述第3半导体结晶层的电子亲和力E a3 比所述第2半导体

14、结晶层的电子亲和力E a2 小。 17.根据权利要求13所述的半导体基板， 在所述第2半导体结晶层的至少一部分里包含显示P型传导型的杂质。 18.根据权利要求17所述的半导体基板， 所述第2半导体结晶层具有： 与所述第1半导体结晶层相接，且，不包含所述杂质的无掺杂层、 与所述无掺杂层相接，且包含所述杂质的掺杂层。 19.根据权利要求18所述的半导体基板， 所述无掺杂层的厚度为20nm以下。 20.根据权利要求13所述的半导体基板， 还包含具有P型的传导型的第4半导体结晶层； 所述第1半导体结晶层、所述第2半导体结晶层及所述第4半导体结晶层，按照所述第 1半导体结晶层、所述第2半导体结晶层、所述

15、第4半导体结晶层的顺序配置； 所述第4半导体结晶层与所述第2半导体结晶层晶格匹配或准晶格匹配， 所述第4半导体结晶层的电子亲和力E a4 比所述第2半导体结晶层的电子亲和力E a2 小。 21.根据权利要求13所述的半导体基板， 所述基底基板，是从由单结晶GaAs构成的基板、由单结晶InP构成的基板、由单结晶Si 构成的基板及SOI基板构成的群中选择出的一种基板。 22.一种半导体基板的制造方法，包括： 在基底基板上使第2半导体结晶层外延生长的步骤、以及 在所述第2半导体结晶层上使第1半导体结晶层外延生长的步骤； 在使所述第2半导体结晶层外延生长的步骤中，使所述第2半导体结晶层以 In x2

16、Ga 1-x2 As y2 P 1-y2 的形式生长，In x2 Ga 1-x2 As y2 P 1-y2 中，0x21，0y21； 在使所述第1半导体结晶层外延生长的步骤中，使所述第1半导体结晶层以 In x1 Ga 1-x1 As y1 P 1-y1 的形式与所述第2半导体结晶层晶格匹配或准晶格匹配地生长， 权 利 要 求 书CN 102484077 A 4/4页 5 In x1 Ga 1-x1 As y1 P 1-y1 中，0x11、0y11、y1y2， 以使所述第1半导体结晶层的电子亲和力E a1 比所述第2半导体结晶层的电子亲和力 E a2 小的方式生长所述第1半导体结晶层及所述第2

17、半导体结晶层。 23.一种场效应晶体管的制造方法，具有： 与权利要求13所述的半导体基板中的所述第1半导体结晶层相接形成绝缘层的步 骤； 与所述绝缘层相接，形成成为场效应晶体管的栅电极的导电层的步骤。 24.根据权利要求23所述的场效应晶体管的制造方法， 在形成所述绝缘层的步骤前，包括如下步骤： 在所述第1半导体结晶层的上方形成用于覆盖形成所述栅电极的区域的掩模的步骤； 通过将所述掩模使用于屏蔽膜的蚀刻法来除去被所述掩模覆盖的区域以外的所述第1 半导体结晶层的步骤；以及 在所述第2半导体结晶层的被除去了所述第1半导体结晶层的区域，通过将所述掩模 使用于屏蔽膜的离子注入来掺杂杂原子的步骤。 25

18、.根据权利要求23所述的场效应晶体管的制造方法， 所述绝缘层，通过包含还原材料的气氛中的ALD法或者MOCVD法形成。 权 利 要 求 书CN 102484077 A 1/12页 6 场效应晶体管、 半导体基板、 场效应晶体管的制造方法及半 导体基板的制造方法 技术领域 0001 本发明涉及场效应晶体管、半导体基板、场效应晶体管的制造方法及半导体基板 的制造方法。 背景技术 0002 将化合物半导体用于通道层的MISFET(金属绝缘体半导体场效应晶体管)，被 期待作为适合于高频工作及大功率工作的开关设备。可是，如果在半导体和绝缘体的界面 形成能级，则存在使载流子的移动度下降的问题。对于半导体和

19、绝缘体的界面形成的能级 (本说明书中称为“界面能级”)的降低而言，根据非专利文献1的记载，有效方法是使用硫 化物处理化合物半导体的表面。 0003 非专利文献1：S.ArabAsz，et al.著，Vac.80卷(2006年)，888页 0004 发明所要解决的技术问题 0005 但是，希望能进一步降低界面能级。另外，界面能级即使存在，通过实施将该界面 能级的影响抑制得很低的对策，也有望提高场效应晶体管的性能。本发明的目的就在于提 供能够将界面能级的影响降到很低，具有高通道移动度的场效应晶体管。 发明内容 0006 为了解决上述课题，在本发明的第1方式，提供一种场效应晶体管，其具有：栅 极绝缘

20、层、与栅极绝缘层相接的第1半导体结晶层、以及与第1半导体结晶层晶格匹配 或准晶格匹配的第2半导体结晶层；栅极绝缘层、第1半导体结晶层及所述第2半导 体结晶层是按栅极绝缘层、第1半导体结晶层、第2半导体结晶层的顺序配置的；所述 第1半导体结晶层是In x1 Ga 1-x1 As y1 P 1-y1 (0x11、0y11)；第2半导体结晶层是 In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21，y2y1)，第1半导体结晶层的电子亲和力E a1 比第2半导体结晶层的电子亲和力E a2 小。 0007 作为第2半导体结晶层，能举出In x2 Ga 1-x2 As y2 P 1-

21、y2 (0x21，0y21，y2 y1)。 0008 第1半导体结晶层中的As原子浓度，比如是1以下。场效应晶体管，优选 还具有与第2半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层；第3半导体 结晶层配置在第1半导体结晶层和第2半导体结晶层之间，第3半导体结晶层，比如是 Al x3 In x4 Ga 1-x3-x4 As y3 P 1-y3 (0x31，0x41，0x3+x41，0y31)，第3半导体 结晶层的电子亲和力E a3 比第2半导体结晶层的电子亲和力E a2 小。 0009 场效应晶体管，还可以具有与所述栅极绝缘层相接的栅电极；栅电极、栅极绝缘 层、以及第1半导体结晶层，按照栅电

22、极，栅极绝缘层，第1半导体结晶层的顺序配置，优选 栅极绝缘层和第1半导体结晶层满足以下的数学公式1的关系。 0010 (数1) 说 明 书CN 102484077 A 2/12页 7 0011 ( 1 d 0 )/( 0 d 1 )v/ 0012 其中，d 0 及 0 表示被栅电极与第2半导体结晶层夹着的栅极下区域中的栅极绝 缘层的厚度及相对介电常数，d 1 及 1 表示在栅极下区域中的第1半导体结晶层的厚度及 相对介电常数，V表示上述场效应晶体管的阈值电压以上的对上述栅电极所施加的施加电 压，E a2 -E a1 。 0013 并且，场效应晶体管，优选在第2半导体结晶层的至少一部分中包含显示

23、P型的传 导型的杂质。第2半导体结晶层，可以是比如与第1半导体结晶层相接且含显示P型的传导 型的杂质的结晶层。另外，第2半导体结晶层，比如，可以具有与第1半导体结晶层相接且 不含杂质的无掺杂层、以及与无掺杂层相接且包含显示P型的传导型的杂质的掺杂层。同 时，上述掺杂层，也可以由显示P型的传导型的杂质的浓度互相不同的多层构成。该无掺杂 层的厚度，作为一个例子是20nm以下。 0014 场效应晶体管还可以具有电子亲和力E a4 比第2半导体结晶层的电子亲和力E a2 小 的第4半导体结晶层。栅极绝缘层、第2半导体结晶层及第4半导体结晶层，按栅极绝缘层， 第2半导体结晶层，第4半导体结晶层的顺序配置

24、，第4半导体结晶层优选与第2半导体结 晶层晶格匹配或准晶格匹配，第4半导体结晶层的电子亲和力E a4 比第2半导体结晶层的电 子亲和力E a2 小，另外第4半导体结晶层优选包含显示P型的传导型的杂质。 0015 另外，场效应晶体管，还可以具有与栅极绝缘层相接的栅电极、源电极以及漏电 极；优选栅电极、栅极绝缘层及第1半导体结晶层，按照栅电极、栅极绝缘层、第1半导体结 晶层的顺序配置在第1方向上；栅电极、源电极及漏电极按照源电极、栅电极、漏电极的顺 序配置在相对于第1方向垂直的第2方向上，在第1方向上邻接于栅电极的栅极下区域形 成第1半导体结晶层，在源电极与栅极下区域之间、或在第1方向上邻接于源电

25、极的源极下 区域与栅极下区域之间不形成第1半导体结晶层，在漏电极和栅极下区域之间，或在第1方 向上邻接于漏电极的漏极下区域和栅极下区域之间没有形成第1半导体结晶层。 0016 场效应晶体管，优选还具有用于支撑包含所述栅极绝缘层、所述第1半导体结 晶层及所述第2半导体结晶层的层积构造体的基底基板；基底基板，比如是从由单结晶 GaAs构成的基板、由单结晶InP构成的基板、由单结晶Si构成的基板及SOI(Silicon on Insulator)基板构成的群中选择出的一种基板。 0017 场效应晶体管，优选还具有相接于栅极绝缘层的栅电极、源电极和漏电极，栅电 极、栅极绝缘层、第1半导体结晶层及第2半

26、导体结晶层，按照栅电极，栅极绝缘层，第1半 导体结晶层，第2半导体结晶层的顺序配置于第1方向上，栅电极、源电极及漏电极，按照源 电极，栅电极，漏电极的顺序，配置在垂直于第1方向的第2方向上，在第1方向上邻接于栅 电极的栅极下区域，形成第1半导体结晶层及第2半导体结晶层，在第1方向上邻接于源电 极的源极下区域，及在第1方向上邻接于漏电极的漏极下区域，形成第2半导体结晶层，在 源极下区域和栅极下区域之间的第2半导体结晶层，以及漏极下区域和栅极下区域之间的 第2半导体结晶层，掺杂用于生成载流子的杂原子；在源电极或源极下区域和栅极下区域 之间的第1半导体结晶层，以及漏电极或漏极下区域和栅极下区域之间的

27、第1半导体结晶 层，也可以不掺杂生成所述载流子的杂原子。 0018 在本发明的第2方式中，提供半导体基板，具有：基底基板、与基底基板相接的 第2半导体结晶层、与第2半导体结晶层晶格匹配或准晶格匹配的第1半导体结晶层； 说 明 书CN 102484077 A 3/12页 8 第1半导体结晶层是In x1 Ga 1-x1 As y1 P 1-y1 (0x11，0y11)，第2半导体结晶层是 In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21，y2y1)，第1半导体结晶层的电子亲和力E a1 比第2半导体结晶层的电子亲和力E a2 小。基底基板支撑包含第1半导体结晶层及第2半

28、 导体结晶层的层积构造体。 0019 第2半导体结晶层，比如是In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21，y2 y1)。第1半导体结晶层中的As原子浓度为1以下。半导体基板，优选还包括与第2 半导体结晶层晶格匹配或准晶格匹配的第3半导体结晶层，第3半导体结晶层配置在所 述第1半导体结晶层和所述第2半导体结晶层之间；作为第3半导体结晶层可以列举 Al x3 In x4 Ga 1-x3-x4 As y3 P 1-y3 (0x31，0x41，0x3+x41，0y31)，第3半导体 结晶层的电子亲和力E a3 比第2半导体结晶层的电子亲和力E a2 小。 0020 另外

29、，半导体基板中，最好在第2半导体结晶层的至少一部中包含显示P型的传导 型的杂质。第2半导体结晶层，比如，可以是与第1半导体结晶层相接且含显示P型的传导 型的杂质的结晶层。另外，第2半导体结晶层，比如可以具有与所述第1半导体结晶层相接 且不包含所述杂质的无掺杂层，以及与无掺杂层相接且含有显示P型的传导型的杂质的掺 杂层。另外，上述掺杂层，可以由显示P型的传导型的杂质的浓度互相不同的多个层构成。 该无掺杂层的厚度，作为一个例可以举出20nm以下。 0021 半导体基板，优选还具有电子亲和力E a4 比第2半导体结晶层的电子亲和力E a2 还 小的第4半导体结晶层，第1半导体结晶层、第2半导体结晶层

30、及第4半导体结晶层，按照 第1半导体结晶层，第2半导体结晶层，第4半导体结晶层的顺序配置，第4半导体结晶层 优选与第2半导体结晶层晶格匹配或准晶格匹配，优选第4半导体结晶层的电子亲和力E a4 比第2半导体结晶层的电子亲和力E a2 还小，还优选第4半导体结晶层含有显示P型的传导 型的杂质。 0022 作为在半导体基板的基底基板，可以举出由单结晶GaAs构成的基板，由结晶InP 构成的基板，由单结晶Si构成的基板及SOI(Silico no Insulator)基板构成的群中选择 出的一种基板。 0023 在本发明的第3方式中，提供一种半导体基板的制造方法，包括在基底基板上 使第2半导体结晶层

31、外延生长的步骤、以及在第2半导体结晶层上外延生长第1半导 体结晶层的步骤；在使第2半导体结晶层外延生长的步骤中，所述第2半导体结晶层以 In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21)的形式生长，在使所述第1半导体结晶层外延生 长的步骤中，使第1半导体结晶层为In x1 Ga 1-x1 As y1 P 1-y1 (0x11，0y11，y1y2)， 并使其与第2半导体结晶层晶格匹配或准晶格匹配地生长，并以使第1半导体结晶层的电 子亲和力E a1 比第2半导体结晶层的电子亲和力E a2 小的方式使第1半导体结晶层及第2半 导体结晶层生长。 0024 在第3方式中，提供一

32、种场效应晶体管的制造方法，其具有与半导体基板中的第1 半导体结晶层相接形成绝缘层的步骤；和与绝缘层相接形成成为场效应晶体管的栅电极的 导电层的步骤。绝缘层优选通过含还原材料的气氛中的ALD法或者MOCVD法形成。 0025 场效应晶体管的制造方法中，在形成绝缘层的步骤前，可以具有在第1半导体结 晶层的上方形成用于覆盖形成栅电极的区域的掩模的步骤，通过将掩模使用于屏蔽膜的蚀 刻法来除去被掩模覆盖的区域以外的第1半导体结晶层的步骤，以及在第2半导体结晶层 说 明 书CN 102484077 A 4/12页 9 的被除去了第1半导体结晶层的区域，通过将掩模使用于屏蔽膜的离子注入来掺杂杂原子 的步骤。

33、 0026 在本发明的第4方式中，提供如下的场效应晶体管的制造方法，所述场效应晶体 管具有第1半导体结晶层和与第1半导体结晶层晶格匹配或准晶格匹配的第2半导体结晶 层，第1半导体结晶层是In x1 Ga 1-x1 As y1 P 1-y1 (0x11，0y11)，第2半导体结晶层是 In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21，y2y1)，所述制造方法包括：以与第1半导体 结晶层的电子亲和力E a1 小于第2半导体结晶层的电子亲和力E a2 的半导体基板中的第1半 导体结晶层相接形成绝缘层的步骤、和与绝缘层相接，形成成为场效应晶体管的栅电极的 导电层的步骤。该绝缘

34、层，比如通过包含还原材料的气氛中的ALD法或MOCVD法形成。 附图说明 0027 【图1】表示场效应晶体管100的剖面例。 0028 【图2】表示在场效应晶体管100的制造例的制造过程中的剖面例。 0029 【图3】表示在场效应晶体管100的制造例的制造过程中的剖面例。 0030 【图4】表示在场效应晶体管100的制造例的制造过程中的剖面例。 0031 【图5】表示场效应晶体管200的剖面例。 0032 【图6】表示场效应晶体管300的剖面例。 0033 【图7】表示场效应晶体管400的剖面例。 0034 【图8】表示场效应晶体管500的剖面图。 0035 【图9】表示在场效应晶体管500的

35、制造过程中的剖面图。 0036 【图10】表示在场效应晶体管500的制造过程中的剖面图。 0037 【图11】表示在场效应晶体管500的制造过程中的剖面图。 0038 【图12】表示在场效应晶体管500的制造过程中的剖面图。 0039 【图13】表示在场效应晶体管500的制造过程中的剖面图。 0040 【图14】表示在场效应晶体管500的制造过程中的剖面图。 0041 【图15】是以比较例的场效应晶体管作为比较，表示场效应晶体管500的通道移动 度相对表面电子浓度的实验数据的图表。 0042 【图16】表示场效应晶体管600的剖面图。 0043 【图17】表示在场效应晶体管600的制造过程中的

36、剖面图。 0044 【图18】表示在场效应晶体管600的制造过程中的剖面图。 0045 【图19】表示在场效应晶体管600的制造过程中的剖面图。 0046 【图20】表示在场效应晶体管600的制造过程中的剖面图。 0047 【图21】表示在场效应晶体管600的制造过程中的剖面图。 0048 【图22】表示在场效应晶体管600的制造过程中的剖面图。 0049 【图23】表示在场效应晶体管600的制造过程中的剖面图。 0050 【图24】表示在场效应晶体管600的制造过程中的剖面图。 0051 【图25】表示用电子显微镜观察的场效应晶体管600的栅电极端部的剖面的照片。 0052 【图26】表示用

37、电子显微镜观察的场效应晶体管600的栅电极中央部的剖面的照 片。 说 明 书CN 102484077 A 5/12页 10 0053 【图27】表示场效应晶体管600的漏极电压相对漏极电流特性(Vd-Id特性)。 0054 【图28】表示互导率以及场效应晶体管600的栅极电压相对于漏极电流特性 (Vg-Id特性)。 0055 【图29】表示场效应晶体管600的通道移动度相对表面电子浓度的实验数据的图 表。 具体实施方式 0056 图1表示作为本发明的实施方式的场效应晶体管100的剖面例。场效应晶体管100 具有基底基板102、第2半导体结晶层104、第1半导体结晶层106、第2N型区域108、

38、第1N 型区域110、栅极绝缘层112、源电极114、漏电极116及栅电极118。 0057 基底基板102支撑包含栅极绝缘层112、第1半导体结晶层106及第2半导体结晶 层104的层积构造体。基底基板102，比如是由单结晶GaAs构成的基板，由单结晶InP构成 的基板，由单结晶Si构成的基板或SOI(Silico no Insulator)基板。 0058 基底基板102采用单结晶Si构成的基板时，能通过使用低成本的硅晶片而降低场 效应晶体管100的成本。另外，因为单结晶Si的热传导性好，所以由单结晶Si组成的基底 基板102，能高效率性地排出场效应晶体管100所发生的热。SOI基板热传导

39、性好，且寄生电 容小。因此，基底基板102使用SOI基板时，能高效地排出场效应晶体管100所产生的热， 且由于能降低场效应晶体管100的寄生电容，也能提高场效应晶体管100的工作速度。 0059 第2半导体结晶层104与第1半导体结晶层106晶格匹配或准晶格匹配， 第1半导体结晶层106与栅极绝缘层112相接。第2半导体结晶层104，比如是 In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21，y2y1)。第1半导体结晶层106，比如是 In x1 Ga 1-x1 As y1 P 1-y1 (0x11，0y11)。第1半导体结晶层106的电子亲和力E a1 ，比 第2半导

40、体结晶层104电子亲和力E a2 小。 0060 具体而言，第1半导体结晶层106为InP时，第2半导体结晶层104，比如是 InGaAs。第1半导体结晶层106为InGaP时，第2半导体结晶层104，比如是InGaAs。第1 半导体结晶层106为InGaP时，第2半导体结晶层104，比如是InP。 0061 第2半导体结晶层104和第1半导体结晶层106的连接面形成异质结界面，在该异 质结界面附近形成电子云。该电子云作为场效应晶体管100通道而发挥作用。在栅极绝缘 层112和第1半导体结晶层106的界面大量地形成起因于结晶缺陷的载流子的陷阱中心。 电子云，从栅极绝缘层112及第1半导体结晶层

41、106的界面偏离相当于第1半导体结晶层 106厚度的距离而形成。其结果，在场效应晶体管100的通道移动的载流子被陷阱中心分散 的概率变低，所以能加大场效应晶体管100的载流子移动度。 0062 第2半导体结晶层104，可以是In x2 Ga 1-x2 As y2 P 1-y2 (0x21，0y21，y2 y1)。即第1半导体结晶层106，与第2半导体结晶层104相比，As相对于P的比例小。根 据本发明者们的实验探讨，As的氧化物具有作为载流子的电子陷阱中心的作用。由于降低 与栅极绝缘层112相接的第1半导体结晶层106中的As的比例，因而陷阱中心减少。其结 果，被分散的载流子的比例减少，能加大

42、载流子移动度。 0063 当第1半导体结晶层106的As的比例变小时，第1半导体结晶层106中的As原子 浓度成为在使用了X射线光电子光谱法(X-ray Photoelectron Spectroscopy)的测量中 说 明 书CN 102484077 A 10 6/12页 11 测量限度以下的水平，因而优选减小As的比例。一般通过X射线光电子光谱法的测量，原 子的检测限是1左右。比如，在第1半导体结晶层106中的As的比例，优选是1以下。 0064 第2半导体结晶层104，至少在一部分中含有显示P型的传导型的杂质。如果第 2半导体结晶层104的至少一部中包含着显示P型的传导型的杂质，则由于电

43、子的一部分 被受体捕获，在第2半导体结晶层104中的负的空间电荷增加。其结果，第2半导体结晶层 104的潜在力变高，能够抑制在第2半导体结晶层104和第1半导体结晶层106的界面附近 一侧形成的电子云向第2半导体结晶层104的内部扩展，从而能够提高该界面中的电子云 的密度，提高基于栅电极的通道电子的控制性。 0065 第2半导体结晶层104，可以具有与第1半导体结晶层106相接且不含表现P型的 传导型的杂质的无掺杂层、和与该无掺杂层相接且含显示P型的传导型的杂质的掺杂层。 另外，上述掺杂层，可以由显示P型的传导型的杂质的浓度互相不相同的多个层构成。比 如，无掺杂层是在从第2半导体结晶层104与

44、第1半导体结晶层106的界面起算预先确定的 距离的区域内形成的层。因为第2半导体结晶层104具有上述的无掺杂层及掺杂层，因此， 在该界面附近，载流子不被显示P型的传导型的杂质扩散，所以可以防止移动度的降低。无 掺杂层的厚度，比如是20nm以下，优选是10nm以下。 0066 场效应晶体管100中，在第2半导体结晶层104和基底基板102之间，可以包含具 有与第1半导体结晶层106的电子亲和力同等大小的电子亲和力的第4半导体结晶层。场 效应晶体管100通过具有该第4半导体结晶层，从而能够抑制第2半导体结晶层104与第 1半导体结晶层106的界面附近的电子云向基底基板侧的扩散，所以能够提高电子云的

45、密 度，提高栅电极的通道电子的控制性。 0067 第2N型区域108，是在第2半导体结晶层104形成的N型区域。第1N型区域110， 是在第1半导体结晶层106形成的N型区域。作为N型区域的形成方法，可以列举离子注 入Si原子等的N型杂质之后，根据基于退火而产生的活化而形成的方法。N型区域分别在 源电极114及漏电极116之下形成。源电极114下的第2N型区域108及第1N型区域110， 具有作为场效应晶体管的源极的作用。漏电极116下的第2N型区域108及第1N型区域 110，具有作为场效应晶体管的漏极作用。 0068 栅极绝缘层112将第1半导体结晶层106和栅电极118实现直流电分离。栅

46、极绝 缘层112，比如是氧化铝(A1 2 O 3 )层。作为氧化铝层的制造方法，可以列举ALD(Atomic layer deposition)法。源电极114及漏电极116，与第1N型区域110上相接地形成。栅电极118 与栅极绝缘层112相接地形成。源电极114、漏电极116及栅电极118，比如是Ti及Au的 金属层积膜。 0069 栅电极118、栅极绝缘层112、第1半导体结晶层106及第2半导体结晶层104，是 按照栅电极118，栅极绝缘层112，第1半导体结晶层106，第2半导体结晶层104的顺序配 置的。优选栅极绝缘层112及第1半导体结晶层106具有满足数1关系的特性。 0070

47、 (数1) 0071 ( 1 d 0 )/( 0 d 1 )v/ 0072 其中，d 0 及 0 表示栅电极118和第1半导体结晶层106夹着的栅极下区域中的 栅极绝缘层112的厚度及相对介电常数，d 1 及 1 表示栅极下区域中的第1半导体结晶层 106厚度及相对介电常数，V表示场效应晶体管100的阈值电压以上的对栅电极118所施加 说 明 书CN 102484077 A 11 7/12页 12 的施加电压，E a2 -E a1 。当V大于等于场效应晶体管100的阈值电压，且载流子在场效应 晶体管100的源电极114和漏电极116之间的移动状态下，通过满足数1所述的关系，能够 在与第1半导体

48、结晶层106相接的第2半导体结晶层104内诱发高移动度的通道电子。数 1的关系，可通过下式导出。 0073 栅极绝缘层112的容量C 0 ，由下式表示： 0074 C 0 0 /d 0 (式1) 0075 因此，在栅极绝缘层112和第1半导体结晶层106的界面引起的电荷Q 0 由下式给 出，即， 0076 Q 0 VC 0 V 0 /d 0 (式2) 0077 相对于此，栅极绝缘层112及第1半导体结晶层106的合成容量，由下式所示： 0078 C 0 0 1 /(d 0 1 +d 1 0 )(式3) 0079 因此，第1半导体结晶层106和第2半导体结晶层104界面引起的电荷Q 1 ，由下式 所示： 0080 Q 1 (V+)C 1 (V+) 0 1 /(d 0 1 +d 1 0 )(式4)。 0081 这里，如果是 0082 Q 1 Q 0 (式5) 0083 则在第2半导体结晶层104内产生高移动度通道电子。因此，如果将式2及式4 代入式5，则变成： 0084 (V+) 0 1 /(d 0 1 +d 1 0 )v 0 /d 0 (式6) 0085 整理公式6，得到数1所示的(