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1、(10)申请公布号 CN 102790607 A (43)申请公布日 2012.11.21 C N 1 0 2 7 9 0 6 0 7 A *CN102790607A* (21)申请号 201110126032.2 (22)申请日 2011.05.16 H03K 5/22(2006.01) (71)申请人安凯(广州）微电子技术有限公司 地址 510663 广东省广州市广州科学城科学 大道182号创新大厦C1区3楼 (72)发明人张亮 胡胜发 (74)专利代理机构深圳中一专利商标事务所 44237 代理人张全文 (54) 发明名称 一种迟滞比较电路及芯片 (57) 摘要 本发明属于电子电路技术领。
2、域，提供了一种 迟滞比较电路及芯片，所述迟滞比较电路包括第 一差动比较模块、第二差动比较模块、逻辑判断模 块以及偏置模块。在本发明中，通过逻辑判断模块 比较第一差动比较模块输出的第一比较结果与第 二差动比较模块输出的第二比较结果，输出两个 不同的控制信号分别至第一差动比较模块以及第 二差动比较模块，以控制该第一差动比较模块与 该第二差动比较模块的工作状态，并判断输出该 第一比较结果或者第二比较结果，从而达到了在 简化电路复杂度的同时，实现迟滞电压的精确控 制，迟滞范围不随工艺、温度变化而变化，且电路 功耗消耗低的目的。 (51)Int.Cl. 权利要求书4页 说明书7页 附图2页 (19)中华。
3、人民共和国国家知识产权局 (12)发明专利申请 权利要求书 4 页 说明书 7 页 附图 2 页 1/4页 2 1.一种迟滞比较电路，与电源相连接，其特征在于，所述迟滞比较电路包括： 第一差动比较模块，包括三个输入端和两个输出端，所述第一差动比较模块的第一输 入端为所述迟滞比较电路的输入端，所述第一差动比较模块用于将所述第一输入端接收到 的输入电压与所述第一差动比较模块的第二输入端接收到第一基准参考电压进行比较，输 出第一比较结果； 第二差动比较模块，包括三个输入端和两个输出端，所述第二差动比较模块的第一输 入端与所述第一差动比较模块的第一输入端相连接，所述第二差动比较模块用于将所述第 二差动。
4、比较模块的第一输入端接收到的输入电压与所述第二差动比较模块的第二输入端 接收到第二基准参考电压进行比较，输出第二比较结果； 逻辑判断模块，包括五个输入端和三个输出端，所述逻辑判断模块的第一输入端同时 接所述第一差动比较模块的第一输出端与所述第二差动模块的第二输出端，所述逻辑判断 模块的第二输入端同时接所述第一差动比较模块的第二输出端与所述第二差动模块的第 一输出端，所述逻辑判断模块的第一输出端为所述迟滞比较电路的输出端，所述逻辑判断 模块的第二输出端接所述第一差动比较模块的第三输入端，所述逻辑判断模块的第三输出 端接所述第二差动比较模块的第三输入端的，所述逻辑判断模块用于判断输出所述第一差 动。
5、比较模块输出的第一比较结果或者所述第二差动比较模块输出的第二比较结果至所述 逻辑判断模块的第一输出端，并根据所述第一比较结果与所述第二比较结果的比较结果， 输出两个不同的控制信号分别至所述第一差动比较模块的第三输入端以及所述第二差动 比较模块的第三输入端；以及 偏置模块，包括一个输入端和三个输出端，所述偏置模块的输入端与所述电源相连接， 所述偏置模块的第一输出端与所述逻辑判断模块的第三输入端相连接，所述偏置模块的第 二输出端与所述逻辑判断模块的第四输入端相连接，所述偏置模块的第三输出端与所述逻 辑判断模块的第五输入端相连接，所述偏置模块用于向所述逻辑判断模块提供稳定的偏置 源。 2.如权利要求。
6、1所述的迟滞比较电路，其特征在于，所述第一差动比较模块包括第一 开关管以及第二开关管，所述第二开关管的控制端为所述第一差动比较模块的第一输入 端，所述第二开关管的高电位端与所述第一开关管的高电位端相连接，所述第一开关管的 控制端为所述第一差动比较模块的第二输入端，所述第一开关管的高电位端为所述第一差 动比较模块的第三输入端，所述第一开关管与第二开关管的低电位端分别为所述第一差动 模块的第一输出端和第二输出端；所述第二差动比较模块包括第三开关管以及第四开关 管，所述第三开关管的控制端为所述第二差动比较模块的第一输入端，所述第三开关管的 高电位端与所述第四开关管的高电位端相连接，所述第四开关管的控。
7、制端为所述第二差动 比较模块的第二输入端，所述第四开关管的高电位端为所述第二差动比较模块的第三输入 端，所述第三开关管与所述第四开关管的低电位端分别为所述第二差动模块的第一输出端 和第二输出端。 3.如权利要求2所述的迟滞比较电路，其特征在于，所述第一开关管、第二开关管、第 三开关管以及第四开关管为MOS管或者三极管，当所述第一开关管、第二开关管、第三开关 管以及第四开关管为MOS管时，所述第一开关管、第二开关管、第三开关管以及第四开关管 的控制端为MOS管的栅极，所述第一开关管、第二开关管、第三开关管以及第四开关管的高 权 利 要 求 书CN 102790607 A 2/4页 3 电位端为M。
8、OS管的源极，所述第一开关管、第二开关管、第三开关管以及第四开关管的低电 位端为MOS管的漏极；当所述第一开关管、第二开关管、第三开关管以及第四开关管为三 极管时，所述第一开关管、第二开关管、第三开关管以及第四开关管的控制端为三极管的基 极，所述第一开关管、第二开关管、第三开关管以及第四开关管的高电位端为三极管的发射 极，所述第一开关管、第二开关管、第三开关管以及第四开关管的低电位端为三极管的集电 极。 4.如权利要求1所述的迟滞比较电路，其特征在于，所述逻辑判断模块包括第五开关 管、第六开关管、第七开关管、第八开关管、第九开关管、第一反相器以及第二反相器，所述 第五开关管的高电位端为所述逻辑。
9、判断模块的第一输入端，所述第五开关管的控制端同时 接所述第五开关管的高电位端与所述第六开关管的控制端，所述第五开关管的低电位端接 地，所述第六开关管的高电位端为所述逻辑判断模块的第二输入端，且所述第六开关管的 高电位端与所述第七开关管的控制端相连接，所述第六开关管的低电位端同时接所述第五 开关管的低电位端与所述第七开关管的低电位端，所述第七开关管的高电位端为所述逻辑 判断模块的第五输入端，且所述第七开关管的高电位端同时与所述第一反相器的正相输入 端以及所述第八开关管的控制端相连接，所述第八开关管的高电位端为所述逻辑判断模块 的第三输入端，所述第八开关管的低电位端为所述逻辑判断模块的第二输出端，。
10、所述第九 开关管的高电位端为所述逻辑判断模块的第四输入端，所述第九开关管的低电位端为所述 逻辑判断模块的第三输出端，所述第九开关管的控制端同时与所述第一反相器的反相输入 端以及所述第二反相器的正相输入端相连接，所述第二反相器的反相输入端为所述逻辑判 断模块的第一输出端。 5.如权利要求4所述的迟滞比较电路，其特征在于，所述第五开关管、第六开关管、第 七开关管、第八开关管以及第九开关管为MOS管或者三极管，当所述第五开关管、第六开关 管、第七开关管、第八开关管以及第九开关管为MOS管时，所述第五开关管、第六开关管、第 七开关管、第八开关管以及第九开关管的控制端为MOS管的栅极，所述第五开关管、第。
11、六开 关管以及第七开关管高电位端为MOS管的漏极，所述第五开关管、第六开关管以及第七开 关管低电位端为MOS管的源极，所述第八开关管以及第九开关管的高电位端为MOS管的源 极，所述第八开关管以及第九开关管的低电位端为MOS管的漏极；当所述第五开关管、第六 开关管、第七开关管、第八开关管以及第九开关管为三极管时，所述第五开关管、第六开关 管、第七开关管、第八开关管以及第九开关管的控制端为三极管的基极，所述第五开关管、 第六开关管以及第七开关管高电位端为三极管的集电极，所述第五开关管、第六开关管以 及第七开关管低电位端为三极管的发射极，所述第八开关管以及第九开关管的高电位端为 三极管的发射极，所述。
12、第八开关管以及第九开关管的低电位端为三极管的集电极。 6.如权利要求1所述的迟滞比较电路，其特征在于，所述偏置模块包括第一偏置源、第 二偏置源以及第三偏置源，所述第一偏置源的输入端为偏置模块的输入端，所述第一偏置 源的输入端同时接所述第二偏置源的输入端与所述第三偏置源的输入端，所述第一偏置源 的输出端为所述偏置模块的第一输出端，所述第二偏置源的输出端为所述偏置模块的第二 输出端，所述第三偏置源的输出端为所述偏置模块的第三输出端。 7.一种芯片，包括电源，其特征在于，所述芯片还包括迟滞比较电路，所述迟滞比较电 路包括： 权 利 要 求 书CN 102790607 A 3/4页 4 第一差动比较模。
13、块，包括三个输入端和两个输出端，所述第一差动比较模块的第一输 入端为所述迟滞比较电路的输入端，所述第一差动比较模块用于将所述第一输入端接收到 的输入电压与所述第一差动比较模块的第二输入端接收到第一基准参考电压进行比较，输 出第一比较结果； 第二差动比较模块，包括三个输入端和两个输出端，所述第二差动比较模块的第一输 入端与所述第一差动比较模块的第一输入端相连接，所述第二差动比较模块用于将所述第 二差动比较模块的第一输入端接收到的输入电压与所述第二差动比较模块的第二输入端 接收到第二基准参考电压进行比较，输出第二比较结果； 逻辑判断模块，包括五个输入端和三个输出端，所述逻辑判断模块的第一输入端同时。
14、 接所述第一差动比较模块的第一输出端与所述第二差动模块的第二输出端，所述逻辑判断 模块的第二输入端同时接所述第一差动比较模块的第二输出端与所述第二差动模块的第 一输出端，所述逻辑判断模块的第一输出端为所述迟滞比较电路的输出端，所述逻辑判断 模块的第二输出端接所述第一差动比较模块的第三输入端，所述逻辑判断模块的第三输出 端接所述第二差动比较模块的第三输入端的，所述逻辑判断模块用于判断输出所述第一差 动比较模块输出的第一比较结果或者所述第二差动比较模块输出的第二比较结果至所述 逻辑判断模块的第一输出端，并根据所述第一比较结果与所述第二比较结果的比较结果， 输出两个不同的控制信号分别至所述第一差动比。
15、较模块的第三输入端以及所述第二差动 比较模块的第三输入端；以及 偏置模块，包括一个输入端和三个输出端，所述偏置模块的输入端与所述电源相连接， 所述偏置模块的第一输出端与所述逻辑判断模块的第三输入端相连接，所述偏置模块的第 二输出端与所述逻辑判断模块的第四输入端相连接，所述偏置模块的第三输出端与所述逻 辑判断模块的第五输入端相连接，所述偏置模块用于向所述逻辑判断模块提供稳定的偏置 源。 8.如权利要求7所述的芯片，其特征在于，所述第一差动比较模块包括第一开关管以 及第二开关管，所述第二开关管的控制端为所述第一差动比较模块的第一输入端，所述第 二开关管的高电位端与所述第一开关管的高电位端相连接，所。
16、述第一开关管的控制端为所 述第一差动比较模块的第二输入端，所述第一开关管的高电位端为所述第一差动比较模块 的第三输入端，所述第一开关管与第二开关管的低电位端分别为所述第一差动模块的第一 输出端和第二输出端；所述第二差动比较模块包括第三开关管以及第四开关管，所述第三 开关管的控制端为所述第二差动比较模块的第一输入端，所述第三开关管的高电位端与所 述第四开关管的高电位端相连接，所述第四开关管的控制端为所述第二差动比较模块的第 二输入端，所述第四开关管的高电位端为所述第二差动比较模块的第三输入端，所述第三 开关管与所述第四开关管的低电位端分别为所述第二差动模块的第一输出端和第二输出 端。 9.如权利。
17、要求7所述的芯片，其特征在于，所述逻辑判断模块包括第五开关管、第六开 关管、第七开关管、第八开关管、第九开关管、第一反相器以及第二反相器，所述第五开关管 的高电位端为所述逻辑判断模块的第一输入端，所述第五开关管的控制端同时接所述第五 开关管的高电位端与所述第六开关管的控制端，所述第五开关管的低电位端接地，所述第 六开关管的高电位端为所述逻辑判断模块的第二输入端，且所述第六开关管的高电位端与 权 利 要 求 书CN 102790607 A 4/4页 5 所述第七开关管的控制端相连接，所述第六开关管的低电位端同时接所述第五开关管的低 电位端与所述第七开关管的低电位端，所述第七开关管的高电位端为所述。
18、逻辑判断模块的 第五输入端，且所述第七开关管的高电位端同时与所述第一反相器的正相输入端以及所述 第八开关管的控制端相连接，所述第八开关管的高电位端为所述逻辑判断模块的第三输入 端，所述第八开关管的低电位端为所述逻辑判断模块的第二输出端，所述第九开关管的高 电位端为所述逻辑判断模块的第四输入端，所述第九开关管的低电位端为所述逻辑判断模 块的第三输出端，所述第九开关管的控制端同时与所述第一反相器的反相输入端以及所述 第二反相器的正相输入端相连接，所述第二反相器的反相输入端为所述逻辑判断模块的第 一输出端。 10.如权利要求7所述的芯片，其特征在于，所述偏置模块包括第一偏置源、第二偏置 源以及第三偏。
19、置源，所述第一偏置源的输入端为偏置模块的输入端，所述第一偏置源的输 入端同时接所述第二偏置源的输入端与所述第三偏置源的输入端，所述第一偏置源的输出 端为所述偏置模块的第一输出端，所述第二偏置源的输出端为所述偏置模块的第二输出 端，所述第三偏置源的输出端为所述偏置模块的第三输出端。 权 利 要 求 书CN 102790607 A 1/7页 6 一种迟滞比较电路及芯片 技术领域 0001 本发明属于电子电路技术领域，尤其涉及一种迟滞比较电路及芯片。 背景技术 0002 集成电路设计及数据通讯接收过程中，迟滞比较电路有着非常广泛的应用。迟滞 比较电路可以去除噪声的干扰，实现信号波形的整形及波形变换。。
20、 0003 目前，常用的迟滞比较电路由两个比较器CMP1、CMP2及一个RS锁存器构成，其中 该比较器可以为两级开环运放结构，也可以为差分对称输入比较器结构。其原理为：当输入 信号低于基准参考电压VL时，CMP2比较器翻转输出高电平，RS锁存器通过其S端置位，而 在恢复过程中，只有输入信号高于基准参考电压VH时，CMP1比较器翻转输出高电平，RS锁 存器才通过其R端复位。然而，由于该迟滞比较电路在工作过程中同时用到了两个比较器 以及一个锁存器，使得其整体电路结构比较复杂，电路功耗也偏大，且在一些对面积和功耗 需求比较苛刻的设计中，该结构的迟滞比较电路将难以胜任。 发明内容 0004 本发明的目。
21、的在于提供一种迟滞比较电路，旨在解决现有的迟滞比较电路结构较 复杂，电路功耗偏大的问题。 0005 本发明是这样实现的，一种迟滞比较电路，与电源相连接，所述迟滞比较电路包 括： 0006 第一差动比较模块，包括三个输入端和两个输出端，所述第一差动比较模块的第 一输入端为所述迟滞比较电路的输入端，所述第一差动比较模块用于将所述第一输入端接 收到的输入电压与所述第一差动比较模块的第二输入端接收到第一基准参考电压进行比 较，输出第一比较结果； 0007 第二差动比较模块，包括三个输入端和两个输出端，所述第二差动比较模块的第 一输入端与所述第一差动比较模块的第一输入端相连接，所述第二差动比较模块用于将。
22、所 述第二差动比较模块的第一输入端接收到的输入电压与所述第二差动比较模块的第二输 入端接收到第二基准参考电压进行比较，输出第二比较结果； 0008 逻辑判断模块，包括五个输入端和三个输出端，所述逻辑判断模块的第一输入端 同时接所述第一差动比较模块的第一输出端与所述第二差动模块的第二输出端，所述逻辑 判断模块的第二输入端同时接所述第一差动比较模块的第二输出端与所述第二差动模块 的第一输出端，所述逻辑判断模块的第一输出端为所述迟滞比较电路的输出端，所述逻辑 判断模块的第二输出端接所述第一差动比较模块的第三输入端，所述逻辑判断模块的第三 输出端接所述第二差动比较模块的第三输入端的，所述逻辑判断模块用。
23、于判断输出所述第 一差动比较模块输出的第一比较结果或者所述第二差动比较模块输出的第二比较结果至 所述逻辑判断模块的第一输出端，并根据所述第一比较结果与所述第二比较结果的比较结 果，输出两个不同的控制信号分别至所述第一差动比较模块的第三输入端以及所述第二差 说 明 书CN 102790607 A 2/7页 7 动比较模块的第三输入端；以及 0009 偏置模块，包括一个输入端和三个输出端，所述偏置模块的输入端与所述电源相 连接，所述偏置模块的第一输出端与所述逻辑判断模块的第三输入端相连接，所述偏置模 块的第二输出端与所述逻辑判断模块的第四输入端相连接，所述偏置模块的第三输出端与 所述逻辑判断模块的。
24、第五输入端相连接，所述偏置模块用于向所述逻辑判断模块提供稳定 的偏置源。 0010 本发明实施例的另一目的在于提供一种包括上述迟滞比较电路的芯片。 0011 在本发明实施例中，迟滞比较电路包括第一差动比较模块、第二差动比较模块、逻 辑判断模块以及偏置模块，迟滞比较电路通过逻辑判断模块比较第一差动比较模块输出的 第一比较结果与第二差动比较模块输出的第二比较结果，输出两个不同的控制信号分别至 第一差动比较模块以及第二差动比较模块，以控制该第一差动比较模块与该第二差动比较 模块的工作状态，并判断输出该第一比较结果或者第二比较结果，从而达到在简化电路复 杂度与降低电路功耗的同时，实现迟滞电压的精确控制。
25、，迟滞范围不随工艺、温度变化而变 化的目的。 附图说明 0012 图1是本发明实施例提供的迟滞比较电路的模块结构图； 0013 图2是本发明第一实施例提供的迟滞比较电路的示例电路结构图； 0014 图3是本发明实施例提供的基于图2的迟滞比较电路的输入电压信号的三角波形 图与迟滞比较电路输出的矩形波电压信号图； 0015 图4是本发明第二实施例提供的迟滞比较电路的示例电路结构图。 具体实施方式 0016 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用来解释本发明，并 不用于限定本发明。 0017 图1示出。
26、了本实施例提供的迟滞比较电路的模块结构，为了便于说明，仅示出了 与本发明实施例相关的部分，详述如下。 0018 迟滞比较电路包括：第一差动比较模块101、第二差动比较模块102、逻辑判断模 块103以及偏置模块104。 0019 第一差动比较模块101包括三个输入端和两个输出端，该第一差动比较模块101 的第一输入端为迟滞比较电路的输入端，该第一差动比较模块101将该第一输入端接收到 的输入电压Vin与该第一差动比较模块101的第二输入端接收到第一基准参考电压Vh进 行比较，输出第一比较结果； 0020 第二差动比较模块102，包括三个输入端和两个输出端，该第二差动比较模块102 的第一输入端。
27、与第一差动比较模块101的第一输入端相连接，该第二差动比较模块102用 于将该第二差动比较模块102的第一输入端接收到的输入电压Vin与该第二差动比较模块 102的第二输入端接收到第二基准参考电压Vl进行比较，输出第二比较结果； 0021 逻辑判断模块103包括五个输入端和三个输出端，该逻辑判断模块103的第一输 说 明 书CN 102790607 A 3/7页 8 入端同时接第一差动比较模块101的第一输出端与第二差动模块102的第二输出端，该逻 辑判断模块103的第二输入端同时接第一差动比较模块101的第二输出端与第二差动模块 102的第一输出端，该逻辑判断模块103的第一输出端Vout为。
28、该迟滞比较电路的输出端， 该逻辑判断模块103的第二输出端接第一差动比较模块101的第三输入端，该逻辑判断模 块103的第三输出端接第二差动比较模块102的第三输入端，该逻辑判断模块103判断输 出第一差动比较模块101输出的第一比较结果或者第二差动比较模块102输出的第二比较 结果至该逻辑判断模块103的第一输出端Vout，并根据该第一比较结果与该第二比较结果 的比较结果，输出两个不同的控制信号分别至第一差动比较模块101的第三输入端以及第 二差动比较模块102的第三输入端；以及 0022 偏置模块104包括一个输入端和三个输出端，该偏置模块104的输入端与电源相 连接，该偏置模块104的第。
29、一输出端与逻辑判断模块103的第三输入端相连接，该偏置模块 104的第二输出端与逻辑判断模块103的第四输入端相连接，该偏置模块104的第三输出端 与逻辑判断模块103的第五输入端相连接，该偏置模块104用于向逻辑判断模块103提供 稳定的偏置源。 0023 在本发明实施例中，第一差动比较模块101将接收到的输入电压Vin与第一基准 参考电压Vh进行比较，输出第一比较结果，第二差动比较模块102将接收到的输入电压Vin 与第二基准参考电压Vl进行比较，输出第二比较结果，逻辑判断模块103判断输出该第一 比较结果或者第二比较结果至输出端Vout，并通过比较该第一比较结果与该第二比较结 果，输出两。
30、个不同的控制信号分别至第一差动比较模块101以及第二差动比较模块102，以 控制该第一差动比较模块101与该第二差动比较模块102的工作状态，从而实现对输入电 压Vin进行整形及波形变换，使得电路复杂度与电路功耗得到降低。 0024 图2示出了本发明第一实施例提供的迟滞比较电路的示例电路结构，为了便于说 明，仅示出了与本发明实施例相关的部分，详述如下。 0025 作为本发明一实施例，第一差动比较模块101包括第一开关管1011以及第二开关 管1012，该第二开关管1012的控制端为该第一差动比较模块101的第一输入端，第二开关 管1012的高电位端与该第一开关管1011的高电位端相连接，该第一。
31、开关管1011的控制端 为第一差动比较模块101的第二输入端，第一开关管1011的高电位端为第一差动比较模块 101的第三输入端，第一开关管1011与第二开关管1012的低电位端分别为第一差动模块 101的第一输出端和第二输出端；第二差动比较模块102包括第三开关管1021以及第四开 关管1022，该第三开关管1021的控制端为第二差动比较模块102的第一输入端，第三开关 管1021的高电位端与该第四开关管的高电位端相连接，该第四开关管1022的控制端为第 二差动比较模块102的第二输入端，第四开关管1022的高电位端为第二差动比较模块102 的第三输入端，该第三开关管1021与第四开关管10。
32、22的低电位端分别为第二差动模块102 的第一输出端和第二输出端。 0026 其中，该第一开关管1011、第二开关管1012、第三开关管1021以及第四开关管 1022分别为MOS管M1、MOS管M2、MOS管M3以及MOS管M4，该第一开关管1011、第二开关 管1012、第三开关管1021以及第四开关管1022的控制端分别为MOS管M1、MOS管M2、MOS 管M3以及MOS管M4的栅极，该第一开关管1011、第二开关管1012、第三开关管1021以及 第四开关管1022的高电位端分别为MOS管M1、MOS管M2、MOS管M3以及MOS管M4的源极， 说 明 书CN 102790607 A。
33、 4/7页 9 该第一开关管1011、第二开关管1012、第三开关管1021以及第四开关管1022的低电位端 分别为MOS管M1、MOS管M2、MOS管M3以及MOS管M4的漏极。 0027 作为本发明一实施例，逻辑判断模块103包括第五开关管1031、第六开关管1032、 第七开关管1033、第八开关管1034、第九开关管1035、第一反相器inv1以及第二反相器 inv2，该第五开关管1031的高电位端为逻辑判断模块103的第一输入端，第五开关管1031 的控制端同时接第该五开关管1031的高电位端与该第六开关管的控制端，第五开关管 1031的低电位端接地，该第六开关管1032的高电位端为。
34、逻辑判断模块103的第二输入端， 且该第六开关管1032的高电位端与该第七开关管的控制端相连接，第六开关管1032的低 电位端同时接该第五开关管1031的低电位端与该第七开关管1033的低电位端，该第七开 关管1033的高电位端为逻辑判断模块103的第五输入端，且第七开关管1033的高电位端 同时与该第一反相器inv1的正相输入端以及该第八开关管1034的控制端相连接，该第八 开关管1034的高电位端为逻辑判断模块103的第三输入端，第八开关管1034的低电位端 为逻辑判断模块103的第二输出端，该第九开关管1035的高电位端为逻辑判断模块103的 第四输入端，第九开关管1035的低电位端为逻。
35、辑判断模块103的第三输出端，第九开关管 1035的控制端同时与该第一反相器inv1的反相输入端以及该第二反相器inv2的正相输入 端相连接，该第二反相器inv2的反相输入端为逻辑判断模块103的第一输出端。 0028 其中，该第五开关管1031、第六开关管1032、第七开关管1033、第八开关管1034以 及第九开关管1035为MOS管，该第五开关管1031、第六开关管1032、第七开关管1033、第 八开关管1034以及第九开关管1035的控制端分别为MOS管M5、MOS管M6、MOS管M7、MOS 管M8以及MOS管M9的栅极，该第五开关管1031、第六开关管1032以及第七开关管103。
36、3的 高电位端分别为MOS管M5、MOS管M6以及MOS管M7的漏极，该第五开关管、第六开关管以 及第七开关管的低电位端分别为MOS管M5、MOS管M6以及MOS管M7的源极，该第八开关管 1034以及第九开关管1035的高电位端分别为MOS管M8以及MOS管M9的源极，所述第八开 关管1034以及第九开关管1035的低电位端分别为MOS管M8以及MOS管M9的漏极。 0029 作为本发明一实施例，偏置模块104包括第一偏置源1041、第二偏置源1042以及 第三偏置源1043，该第一偏置源1041的输入端为偏置模块104的输入端，该第一偏置源 1041的输入端同时接该第二偏置源1042的输入。
37、端与该第三偏置源1043的输入端，该第一 偏置源1041的输出端为该偏置模块104的第一输出端，该第二偏置源1042的输出端为该 偏置模块104的第二输出端，该第三偏置源1043的输出端为该偏置模块104的第三输出 端。 0030 在本发明实施例中，MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M8以及MOS 管M9均为P型MOS管，MOS管M5、MOS管M6、以及MOS管M7均为N型MOS管。在具体实施 过程中，MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M8以及MOS管M9可以为相同类 型的N型MOS管，此时MOS管M5、MOS管M6、以及MOS管M7。
38、应均为P型MOS管，同时Vcc端 与接地端互换。 0031 如图3所示为本发明实施例提供的基于图2的迟滞比较电路的输入电压信号波形 与迟滞比较电路输出的矩形波电压信号图，迟滞比较电路的工作原理为： 0032 在电路工作状态建立前，第八开关管、M9均导通。当输入电压Vin与第一基准参 考电压Vh、第二基准参考电压Vl之间的大小关系为VinVlVh时，如图3所示的时间 说 明 书CN 102790607 A 5/7页 10 段t1，因VinVlVh，MOS管M1、MOS管M8所在支路截止，MOS管M2、MOS管M3所在支 路导通。由于MOS管M2、MOS管M3导通，使得MOS管M7的栅极电位被MO。
39、S管M2、MOS管M3 所在支路拉高，从而反相器inv1的正相输入端电压为低电平，反相器inv2的正相输入端电 压为高电平，Vout的输出电压为低电平。此时，MOS管M9被关闭，MOS管M8维持导通。因 此，电路工作状态建立后，MOS管M1、MOS管M2组成的差分输入对开启，MOS管M3、MOS管M4 组成的差分输入对关闭，该支路上仅有MOS管M2导通。 0033 当输入电压Vin与第一基准参考电压Vh、第二基准参考电压Vl之间的大小关系为 VlVinVh时，如图3所示的时间段t2，此时开关管状态为：MOS管M8导通，MOS管M9 截止，MOS管M1、MOS管M2组成的输入差分对起作用。又因V。
40、inVh，MOS管M2所在支路 导通，MOS管M7的栅极电位被MOS管M2所在支路拉高，从而反相器inv1的正相输入端电 压仍为低电平，反相器inv2的正相输入端电压仍为高电平，Vout的输出电压仍为低电平， 即电路中各位状态均不发生变化。 0034 当输入电压Vin与第一基准参考电压Vh、第二基准参考电压Vl之间的大小关系 为VinVhVl时，如图3所示的时间段t3，此时开关管状态为：MOS管M8导通，MOS管 M9截止，MOS管M1、MOS管M2组成的差分输入对起作用。又因VinVh，MOS管M1所在支 路导通，MOS管M2所在支路截止。此时MOS管M7的栅极电位通过MOS管M5、MOS管。
41、M6的 镜像作用被下拉至地。从而反相器inv1的正相输入端电压仍为高电平，反相器inv2的正 相输入端电压仍为低电平，Vout的输出电压仍为高电平，同时，MOS管M8关闭，MOS管M9开 启，使得MOS管M1、MOS管M2组成的差分输入对关闭，MOS管M3、MOS管M4组成的差分输入 对开启。又因VinVl，MOS管M3所在支路截止，MOS管M4所在支路导通，MOS管M7的栅 极电位通过MOS管M5、MOS管M6的镜像作用依旧被拉至地，反相器inv1的正相输入端电压 保持为高电平，反相器inv2的正相输入端电压保持为低电平，Vout的输出电压保持为高电 平。 0035 当输入电压Vin与第一基。
42、准参考电压Vh、第二基准参考电压Vl之间的大小关系为 VlVinVh时，如图3所示的时间段t4，此时开关管的状态为：MOS管M8截止，MOS管 M9导通，MOS管M3、MOS管M4组成的差分输入对起作用。又因VinVL，则MOS管M3所在 支路截止，MOS管M4所在支路导通，MOS管M7的栅极电位通过MOS管M5、MOS管M6的镜像 下拉作用保持为低电平。反相器inv1的正相输入端电压仍为高电平，反相器inv2的正相 输入端电压仍为低电平，Vout的输出电压仍为高电平，即电路中各位状态均不发生变化。 0036 当输入电压Vin与第一基准参考电压Vh、第二基准参考电压Vl之间的大小关系 为Vin。
43、VlVh时，如图3所示的时间段t5，此时开关管状态为：MOS管M8截止，MOS管 M9导通，MOS管M3、MOS管M4组成的差分输入对起作用。因VinVL，则MOS管M3所在支 路导通，MOS管M4所在支路截止，MOS管M7的栅极电位被MOS管M7所在支路拉高，反相器 inv1的正相输入端电压为低电平，反相器inv2的正相输入端电压为高电平，Vout的输出 电压为低电平，同时，开关管状态发生切换，MOS管M8开启，MOS管M9关闭，使得MOS管M1、 MOS管M2组成的差分输入对开启，MOS管M3、MOS管M4组成的差分输入对关闭。又因Vin Vh，MOS管M1所在支路截止，MOS管M2所在支。
44、路导通，MOS管M7的栅极电位被MOS管M2 所在的支路拉高，反相器inv1的正相输入端电压仍为低电平，反相器inv2的正相输入端电 压仍为高电平，Vout的输出电压仍为低电平。 说 明 书CN 102790607 A 10 6/7页 11 0037 在本发明实施例中，上述过程为一次完整的迟滞滞回过程，即输入电压Vin在上 升的过程中，只有当输入电压Vin超过第一基准参考电压Vh时，输出电压Vout才会发生状 态翻转，而输入电压Vin在下降的过程中，只有当输入电压Vin低于第二基准参考电压Vl 时，输出电压Vout才会发生状态翻转，且基准参考电压Vh、Vl分别作为输入信号电压值上 升和下降的阈。
45、值点，使得该迟滞比较电路的迟滞范围区间为(Vh-Vl)，且该范围不随工艺、 温度变化而变化，迟滞电压也得到精确控制。 0038 图4是本发明第二实施例提供的迟滞比较电路的示例电路结构图，为了便于说 明，仅示出了与本发明实施例相关的部分，详述如下。 0039 作为本发明一实施例，第一差动比较模块101包括第一开关管1011以及第二开关 管1012，该第二开关管1012的控制端为该第一差动比较模块101的第一输入端，第二开关 管1012的高电位端与该第一开关管1011的高电位端相连接，该第一开关管1011的控制端 为第一差动比较模块101的第二输入端，第一开关管1011的高电位端为第一差动比较模块。
46、 101的第三输入端，第一开关管1011与第二开关管1012的低电位端分别为第一差动模块 101的第一输出端和第二输出端；第二差动比较模块102包括第三开关管1021以及第四开 关管1022，该第三开关管1021的控制端为第二差动比较模块102的第一输入端，第三开关 管1021的高电位端与该第四开关管的高电位端相连接，该第四开关管1022的控制端为第 二差动比较模块102的第二输入端，第四开关管1022的高电位端为第二差动比较模块102 的第三输入端，该第三开关管1021与第四开关管1022的低电位端分别为第二差动模块102 的第一输出端和第二输出端。 0040 其中，当该第一开关管1011、。
47、第二开关管1012、第三开关管1021以及第四开关管 1022分别为三极管Q1、三极管Q2、三极管Q3以及三极管Q4时，该第一开关管1011、第二开 关管1012、第三开关管1021以及第四开关管1022的控制端为三极管的基极，该第一开关 管1011、第二开关管1012、第三开关管1021以及第四开关管1022的高电位端为三极管的 发射极，该第一开关管1011、第二开关管1012、第三开关管1021以及第四开关管1022的低 电位端为三极管的集电极。 0041 作为本发明一实施例，逻辑判断模块103包括第五开关管1031、第六开关管1032、 第七开关管1033、第八开关管1034、第九开关管。
48、1035、第一反相器inv1以及第二反相器 inv2，该第五开关管1031的高电位端为逻辑判断模块103的第一输入端，第五开关管1031 的控制端同时接该第五开关管1031的高电位端与该第六开关管的控制端，第五开关管 1031的低电位端接地，该第六开关管1032的高电位端为逻辑判断模块103的第二输入端， 且该第六开关管1032的高电位端与该第七开关管的控制端相连接，第六开关管1032的低 电位端同时接该第五开关管1031的低电位端与该第七开关管1033的低电位端，该第七开 关管1033的高电位端为逻辑判断模块103的第五输入端，且第七开关管1033的高电位端 同时与该第一反相器inv1的正相。
49、输入端以及该第八开关管1034的控制端相连接，该第八 开关管1034的高电位端为逻辑判断模块103的第三输入端，第八开关管1034的低电位端 为逻辑判断模块103的第二输出端，该第九开关管1035的高电位端为逻辑判断模块103的 第四输入端，第九开关管1035的低电位端为逻辑判断模块103的第三输出端，第九开关管 1035的控制端同时与该第一反相器inv1的反相输入端以及该第二反相器inv2的正相输入 端相连接，该第二反相器inv2的反相输入端为逻辑判断模块103的第一输出端。 说 明 书CN 102790607 A 11 7/7页 12 0042 其中，当该第五开关管1031、第六开关管1032、第七开关管1033、第八开关管1034 以及第九开关管1035分别为三极管Q5、三极管Q6、三极管Q7、三极管Q8以及三极管Q9时， 该第五开关管1031、第六开关管1032、第七开关管1033、第八开关管1034以及第九开关管 1035的控制端分别为三极管Q5、三极管Q6、三极管Q7、三极管Q8以及三极管Q9的基极， 该第五开关管1031、第六开关管1032以及第七开关管1033高电位。