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1、(10)申请公布号 CN 102437158 A (43)申请公布日 2012.05.02 C N 1 0 2 4 3 7 1 5 8 A *CN102437158A* (21)申请号 201110389208.3 (22)申请日 2011.11.30 H01L 27/092(2006.01) H01L 21/8238(2006.01) (71)申请人上海华力微电子有限公司 地址 201203 上海市浦东新区张江高科技园 区高斯路497号 (72)发明人曹永峰 (74)专利代理机构隆天国际知识产权代理有限 公司 72003 代理人吴世华 张龙哺 (54) 发明名称 CMOS半导体器件及其制造方。
2、法 (57) 摘要 本发明涉及一种CMOS半导体器件，包括： NMOS晶体管，其衬底具有(100)/织构；PMOS 晶体管，其衬底外延生长在该NMOS晶体管衬底 上，具有(110)/织构；反应离子刻蚀工艺 形成的沟槽，形成于该PMOS晶体管衬底上，其深 度与该PMOS衬底厚度相等；GeSi外延层，生长在 该沟槽中，其厚度至少可填满该沟槽深度。这种 CMOS半导体器件在保证良好空穴迁移率的同时 避免了eGeSi技术在(110)晶面上成核速度过快 而导致应力损失的情况，并简化了eGeSi技术的 难度。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 。
3、1 页 说明书 3 页 附图 1 页 CN 102437166 A 1/1页 2 1.一种CMOS半导体器件，包括： NMOS晶体管，其衬底具有(100)/织构； PMOS晶体管，其衬底外延生长在该NMOS晶体管衬底上，具有(110)/织构； 反应离子刻蚀工艺形成的沟槽，形成于该PMOS晶体管衬底上，其深度与该PMOS衬底厚 度相等； GeSi外延层，生长在该沟槽中，其厚度至少可填满该沟槽深度。 2.如权利要求1所述的CMOS半导体器件，其特征在于，所述沟槽截面形状为矩形。 3.如权利要求1或2所述的CMOS半导体器件，其特征在于，所述GeSi外延层厚度超出 所述沟槽深度100埃以上。 4.一。
4、种制造如权利要求1所述的CMOS半导体器件的方法，包括如下步骤： 1)以(100)/织构作为NMOS晶体管的衬底，在该衬底上生长(110)/织构作 为PMOS晶体管的衬底； 2)以反应离子刻蚀工艺形成沟槽，该沟槽深度与该PMOS衬底厚度相等； 3)以选择性外延工艺在该沟槽中生长GeSi外延层，该外延层厚度应至少可填满该沟 槽深度。 5.如权利要求4所述的制造CMOS半导体器件的方法，其特征在于，所述步骤2)具体包 括：以反应离子刻蚀工艺形成截面形状为矩形的沟槽，并使该沟槽底部落在所述NMOS晶体 管的衬底与PMOS晶体管的衬底的接触面上。 权 利 要 求 书CN 102437158 A CN 。
5、102437166 A 1/3页 3 CMOS 半导体器件及其制造方法 技术领域 0001 本发明涉及一种互补金属氧化物半导体(Complementary Metal OxideSemiconductor，简称CMOS)半导体器件及其制造方法。 背景技术 0002 随着器件尺寸越来越小(沟道长度已经缩短到数十nm)，相应地就使得晶体管阈 值电压对半导体表面态(界面态)的敏感性变小了，同时在工艺上对阈值电压的控制水平 也提高了。于是，为了进一步提高器件的频率、速度等性能，如何增大迁移率的问题就上升 成为了一个需要注意的重要问题。 0003 在传统的CMOS工艺中，(100)/型织构的衬底为主流的。
6、衬底，但该衬底在 保证电子的迁移率的同时，并不是对于空穴的最优衬底，因此，在衬底片晶向的选取上也 相应地应该有所改变。由于在(100)晶面的Si片上，电子的迁移率较高，这有利于制 作n-MOSFET，但是空穴的迁移率却较低(比电子的要低2.5倍3倍)，这不利于制作 p-MOSFET。因此对于CMOS器件和电路而言，单只采用(100)晶面的衬底片是不太好的。而 采用(110)晶面的衬底可以得到更高的空穴迁移率。 0004 为了克服此弊病，现在已经开始研制在同一块衬底片上具有两种晶面(100) 晶面和(110)晶面)的片子，以便分别在(100)晶面和(110)晶面上制作n-MOSFET和 p-MO。
7、SFET，使得CMOS器件和电路的性能得以大大提高。这种采用具有几种晶向的衬底片来 制作器件和集成电路的技术称为混合晶向衬底技术(HOT)。HOT技术对于CMOS大规模集成 电路的发展具有重要的意义。 0005 目前业界主流的HOT技术，基本上是以(110)/型织构为衬底，在其上集 成(100)晶面，形成绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)或者bulk(体衬 底)的金属-氧化物-半导体(N-Mental-Oxide-Semiconductor，简称NMOS)。在其上应用 eGeSi(嵌入式锗硅应变技术)时，势必有(110)晶面的出现。 0006 对于(110)。
8、晶面，由于(110)晶面上GeSi外延的成核速度大，导致其上生长的 GeSi薄膜粗糙度变大，由此带来的晶格适配造成了应力的损失，从而使eGeSi对于P沟道耗 尽型场效应晶体管(positive channel Metal OxideSemiconductor，简称PMOS)的改善效 果有所降低。这在Intel公司的eGeSi发展历史上也得到了印证，其沟槽形貌从第一代的 矩形发展为避免(110)晶面出现的sigma形状。 0007 现有技术中有实验证明，(110)/衬底和(110)/衬底在应力条件下，其 空穴迁移率的表面差别不大，在高应力条件下，后者反而更好一些。 0008 因此，如何避免(11。
9、0)晶面在eGeSi沟道中出现，以及避免Sigma形状沟道的出 现，实为目前业界需要解决的问题。 发明内容 0009 本发明的目的在于提供一种避免将eGeSi技术应用在(110)晶面上而引起晶格适 说 明 书CN 102437158 A CN 102437166 A 2/3页 4 配并带来应力损失的CMOS半导体器件及其制造方法。 0010 为实现上述目的，本发明的技术方案如下： 0011 一种CMOS半导体器件，包括：NMOS晶体管，其衬底具有(100)/织构；PMOS晶 体管，其衬底外延生长在该NMOS晶体管衬底上，具有(110)/织构；反应离子刻蚀工艺 形成的沟槽，形成于该PMOS晶体管。
10、衬底上，其深度与该PMOS衬底厚度相等；GeSi外延层， 生长在该沟槽中，其厚度至少可填满该沟槽深度。 0012 作为本发明上述CMOS半导体器件的一种优选方案：该沟槽截面形状为矩形。 0013 本发明还公开了一种制造CMOS半导体器件的方法，包括如下步骤：以 (100)/织构作为NMOS晶体管的衬底，在该衬底上生长(110)/织构作为PMOS晶 体管的衬底；以反应离子刻蚀工艺形成沟槽，该沟槽深度与该PMOS衬底厚度相等；以选择 性外延工艺在该沟槽中生长GeSi外延层，该外延层厚度应至少可填满该沟槽深度。 0014 本发明中的CMOS半导体器件，由于避免了将eGeSi技术应用在(110)晶面上。
11、，从 而在保证良好空穴迁移率的同时避免了eGeSi技术在该晶面上成核速度过快而导致应力 损失的情况，并简化了eGeSi技术的难度。 附图说明 0015 图1为CMOS半导体器件的原始衬底结构示意图； 0016 图2为生长了PMOS晶体管衬底后的衬底结构示意图； 0017 图3为生长了PMOS晶体管衬底后CMOS半导体器件结构示意图； 0018 图4为形成了eGeSi沟槽后的CMOS半导体器件结构示意图； 0019 图5为生长了GeSi外延层后的CMOS半导体器件结构示意图。 具体实施方式 0020 下面结合附图，对本发明的具体实施方式作进一步的详细说明。 0021 本发明公开的一种CMOS半导。
12、体器件如图5所示，其具有：NMOS晶体管14，其衬底 10具有(100)/织构；PMOS晶体管13，其衬底12外延生长在该NMOS晶体管衬底10 上，其衬底12具有(110)/织构；反应离子刻蚀工艺形成的沟槽15，形成于该PMOS衬 底12上，其深度与该PMOS衬底12厚度相等；GeSi外延层16，生长在该沟槽中，其厚度至少 可填满该沟槽15深度。 0022 图1至图5中的等腰梯形区域为STI浅沟槽隔离工艺形成的沟槽11，其中沉积有 绝缘物质氧化物层。 0023 本发明的CMOS半导体器件避免了将eGeSi技术应用在(110)晶面上，从而在保证 良好空穴迁移率的同时避免了eGeSi技术在(11。
13、0)晶面上成核速度过快导致的应力损失的 情况。同时，反应离子刻蚀工艺形成的沟槽15截面形状为矩形，从而简化了eGeSi技术难 度。 0024 为制造本发明的CMOS半导体器件，其制造方法具体为： 0025 第一步、提供经STI浅沟槽隔离、CVD化学气相沉积、CMP化学机械研磨等工艺后的 第一衬底10，如图1所示，该第一衬底具有(100)/织构； 0026 第二步、在该第一衬底上生长具有一定厚度的第二衬底12，如图2所示，该第二衬 说 明 书CN 102437158 A CN 102437166 A 3/3页 5 底具有(110)/织构； 0027 第三步、在该第一衬底上制备NMOS晶体管14，。
14、在该第二衬底上制备PMOS晶体管 13，如图3所示； 0028 第四步、以反应离子刻蚀工艺在该第二衬底上形成沟槽15，使该沟槽15底部落在 第一衬底10与第二衬底12的接触面上，如图4所示； 0029 第五步、在沟槽15中生长GeSi外延层16，其厚度应至少可填满该沟槽15的深度， 如图5所示。 0030 根据本发明的一个实施例，沟槽15的截面形状为矩形，而不是sigma形状，从而降 低了eGeSi技术的难度。 0031 根据本发明的一个实施例，以APC高级制程控制技术控制第二衬底12的生长厚 度、反应离子刻蚀工艺形成的沟槽15的深度以及GeSi外延层16的生长厚度，其中第二衬 底12的生长厚。
15、度为300-600埃，沟槽15的深度与之相同，以确保沟槽15底部落在第一衬 底10与第二衬底12的接触面上。GeSi外延层16的生长厚度为400-700埃，当GeSi外延 层16超出沟槽15的深度100埃以上时，可确保(110)晶面在衬底的表面不会出现。 0032 以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保 护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在 本发明的保护范围内。 说 明 书CN 102437158 A CN 102437166 A 1/1页 6 图1图2 图3 图4 图5 说 明 书 附 图CN 102437158 A 。