超级结结构的半导体器件的制作方法及器件结构.pdf

摘要
申请专利号：	CN201010523251.X	申请日：	2010.10.28
公开号：	CN102456575A	公开日：	2012.05.16
当前法律状态：	驳回	有效性：	无权
法律详情：	发明专利申请公布后的驳回IPC(主分类):H01L 21/336申请公布日:20120516\|\|\|专利申请权的转移IPC(主分类):H01L 21/336变更事项:申请人变更前权利人:上海华虹NEC电子有限公司变更后权利人:上海华虹宏力半导体制造有限公司变更事项:地址变更前权利人:201206 上海市浦东新区川桥路11188号变更后权利人:201203 上海市浦东新区张江高科技园区祖冲之路1399号登记生效日:20140108\|\|\|实质审查的生效IPC(主分类):H01L 21/336申请日:20101028\|\|\|公开
IPC分类号：	H01L21/336; H01L29/06; H01L29/78	主分类号：	H01L21/336
申请人：	上海华虹NEC电子有限公司
发明人：	刘继全; 肖胜安
地址：	201206 上海市浦东新区川桥路11188号
优先权：
专利代理机构：	上海浦一知识产权代理有限公司 31211	代理人：	戴广志
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内容摘要

本发明公开了一种超级结结构的半导体器件的制作方法，包括在衬底硅片上生长第一硅外延层；在所述第一硅外延层中刻蚀沟槽；在所述沟槽内形成第二硅外延层；用化学机械研磨进行沟槽表面平坦化；其中：所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为：C1，C2，C3……Cn；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为：C1’，C2’，C3’……Cn’；C1’，C2’，C3’……Cn’可以相同，也可以不同，也可以个别相同。本发明还公开了一种超级结结构的半导体器件。本发明能在形成超级结器件后提高器件的稳定性和器件击穿电压的均匀性。

权利要求书

1：一种超级结结构的半导体器件的制作方法，包括如下步骤：步骤一、在衬底硅片上生长第一硅外延层；步骤二、在所述第一硅外延层中刻蚀沟槽；步骤三、在所述沟槽内形成第二硅外延层；步骤四、用化学机械研磨进行沟槽表面平坦化；其特征在于：所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为： C1， C2， C3…… Cn ；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为： C1’ ， C2’ ， C3’…… Cn’ ；其中， C1’ ， C2’ ， C3’…… Cn’ 可以相同，也可以不同，也可以个别相同；设所述沟槽宽度为 L2，相邻两沟槽间第一硅外延层宽度为 L1，第一硅外延层和第二硅外延层纵向上的载流子总量为： Q1 ＝ C1*L1， Q1’ ＝ C1’ *L2， Q2 ＝ C2*L1， Q2’ ＝ C2’ *L2…… Qn ＝ Cn*L1， Qn’＝ Cn’ *L2 ；则关系式 0 ≤ Q1-Q1’≤ 0.3Q1， -0.3Qn ≤ Qn-Qn’≤ 0， Q1-Q1’ ≥ Q2-Q2’ ≥ Q3-Q3’ ≥…… Qn-Qn’ ，或 -0.3Q1 ≤ Q1-Q1’ ≤ 0， 0 ≤ Qn-Qn’ ≤ 0.3Qn， Q1-Q1’ ≤ Q2-Q2’ ≤ Q3-Q3’ ≤……≤ Qn-Qn’ 成立。2：如权利要求 1 所述的制作方法，其特征在于：所述第一硅外延层的厚度为 1.0μm-100.0μm，且具有第一导电类型。3：如权利要求 1 所述的制作方法，其特征在于：所述沟槽的宽度为 0.2μm-10.0μm，沟槽间距为 0.2μm-100μm。4：一种超级结结构的半导体器件，包括：在衬底硅片上生长的第一硅外延层；在所述第一硅外延层中等间距形成的多个沟槽；在所述沟槽内形成的第二硅外延层；其特征在于：所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为： C1， C2， C3…… Cn ；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为： C1’ ， C2’ ， C3’…… Cn’ ；其中， C1’ ， C2’ ， C3’…… Cn’ 可以相同，也可以不同，也可以个别相同；设所述沟槽宽度为 L2，相邻两沟槽间第一硅外延层宽度为 L1，第一硅外延层和第二硅外延层纵向上的载流子总量为： Q1 ＝ C1*L1， Q1’ ＝ C1’ *L2， Q2 ＝ C2*L1， Q2’ ＝ C2’ *L2…… Qn ＝ Cn*L1， Qn’＝ Cn’ *L2 ；则关系式 0 ≤ Q1-Q1’≤ 0.3Q1， -0.3Qn ≤ Qn-Qn’≤ 0， Q1-Q1’ ≥ Q2-Q2’ ≥ Q3-Q3’ ≥…… Qn-Qn’ ，或 -0.3Q1 ≤ Q1-Q1’ ≤ 0， 0 ≤ Qn-Qn’ ≤ 0.3Qn， Q1-Q1’ ≤ Q2-Q2’ ≤ Q3-Q3’ ≤……≤ Qn-Qn’ 成立。

说明书

超级结结构的半导体器件的制作方法及器件结构
    技术领域本发明涉及半导体集成电路领域，特别是涉及一种超级结结构的半导体器件的制作方法。本发明还涉及一种超级结结构的半导体器件。
     背景技术超级结 M0SFET( 金属氧化物半导体场效应晶体管 ) 因其具有超级结结构，即在半导体衬底上具有交替排列的 P 型和 N 型硅外延柱层 ( 或称半导体薄层 )，使得该器件在截止状态下 P 型区和 N 型区的 PN 结产生耗尽层，从而提高器件的耐压。
     超级结结构的制造方法通常有两种，一种方法为多次外延和多次注入和退火，其中多次外延一般形成 N 柱层，多次注入和退火形成 P 柱层。另一种制造方法为，先生长 N 型硅外延层，然后在其上形成深沟槽，再将 P 型外延层填充在沟槽内。根据超级结的理论，相邻的 P 型和 N 型的硅外延柱层的载流子总量相等时，可以获得最高的击穿电压。但是 P 柱层的载流子浓度难以控制，实际的制造过程中很容易产生工艺飘移，这样就造成了相邻的 P 型和 N 型的硅外延柱层内的载流子总量的整体和局部的不平衡，导致击穿电压的急剧下降，工艺的窗口很小。基于此问题，美国专利 US6630698 提出一种想法，即 P 型外延柱层的载流子浓度呈梯度变化 ( 如图 1 所示 )，且底部浓度较低，顶部浓度较高，这样 P 柱层掺杂浓度在一定程度的偏移不会造成击穿电压的急剧下降，从而提高工艺的窗口 ( 如图 2 所示 )。图 1 中 S 为源极， G 为栅极， D 为漏极， 1 为金属电极， 3 为基极， 4 为 N 型外延层， 5 为 P 型注入区域， 13 衬底硅片。
     对沟槽加填充的工艺方法，控制及准确变化沟槽内 P 型外延层的浓度比较困难，中国发明专利 ZL 200810185653.6( 授权公告号 CN101465370B，授权公告日 2010 年 08 月 18 日 ) 中提出通过改变沟槽的宽度来改变 P 柱层的掺杂总量 ( 参见图 3)，但其工艺步骤增加了很多，增加了制造成本。所以新的能实现增大工艺窗口的制造方法仍值得去探索。
     发明内容本发明要解决的技术问题是提供一种超级结结构的半导体器件的制作方法，在形成超级结器件后可以提高器件的稳定性和器件击穿电压的均匀性；为此本发明还要提供一种超级结结构的半导体器件。
     为解决上述技术问题，本发明的超级结结构的半导体器件的制作方法包括如下步骤：
     步骤一、在衬底硅片上生长第一硅外延层；
     步骤二、在所述第一硅外延层中刻蚀沟槽；
     步骤三、在所述沟槽内形成第二硅外延层；
     步骤四、用化学机械研磨进行沟槽表面平坦化；其中：
     所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为： C1， C2， C3…… Cn ；
     所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为： C1’ ， C2’ ， C3’…… Cn’ ；其中， C1’ ， C2’ ， C3’…… Cn’ 可以相同，也可以不同，也可以个别相同；
     设所述沟槽宽度为 L2，相邻两沟槽间第一硅外延层宽度为 L1，第一硅外延层和第二硅外延层纵向上的载流子总量为： Q1 ＝ C1*L1， Q1’ ＝ C1’ *L2， Q2 ＝ C2*L1， Q2’ ＝ C2’ *L2……Qn ＝ Cn*L1， Qn’ ＝ Cn’ *L2，则关系式 0 ≤ Q1-Q1’ ≤ 0.3Q1， -0.3Qn ≤ Qn-Qn’ ≤ 0， Q1-Q1’ ≥ Q2-Q2’ ≥ Q3-Q3’ ≥…… Qn-Qn’ 或 -0.3Q1 ≤ Q1-Q1’ ≤ 0， 0 ≤ Qn-Qn’ ≤ 0.3Qn， Q1-Q1’ ≤ Q2-Q2’ ≤ Q3-Q3’ ≤……≤ Qn-Qn’ 成立。
     本发明的超级结结构的半导体器件包括：在衬底硅片上生长的第一硅外延层；在所述第一硅外延层中等间距形成的多个沟槽；在所述沟槽内形成的第二硅外延层；其中：
     所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为： C1， C2， C3…… Cn ；
     所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为： C1’ ， C2’ ， C3’…… Cn’ ；其中， C1’ ， C2’ ， C3’…… Cn’ 可以相同，也可以不同，也可以个别相同；
     设所述沟槽宽度为 L2，相邻两沟槽间第一硅外延层宽度为 L1，第一硅外延层和第二硅外延层纵向上的载流子总量为： Q1 ＝ C1*L1， Q1’＝ C1’ *L2， Q2 ＝ C2*L1， Q2’ ＝ C2’ *L2…… Qn ＝ Cn*L1， Qn’ ＝ Cn’ *L2 ；则关系式 0 ≤ Q1-Q1’ ≤ 0.3Q1， -0.3Qn ≤ Qn-Qn’ ≤ 0， Q1-Q1’ ≥ Q2-Q2’ ≥ Q3-Q3’ ≥…… Qn-Qn’ ， ≤ 0.3Qn， Q1-Q1’ ≤ Q2-Q2’ ≤ Q3-Q3’ ≤……≤ Qn-Qn’ 或 -0.3Q1 ≤ Q1-Q1’ ≤ 0， 0 ≤ Qn-Qn’ 成立。采用本发明的方法和器件结构，能够在形成超级结器件后有效提高器件的稳定性和器件击穿电压的均匀性。
     器件击穿电压的模拟结果如图 2 所示，其中，曲线 A 为本发明的器件结果，曲线 B 为传统器件的结果， K％为 N 型外延柱层和 P 型外延柱层中载流子总量浓度的差值的百分比。可以看出，随 K％的变化，传统器件的击穿电压 (U 值 ) 变化很大，而本器件的变化不大，故器件的均匀性比较好。
     附图说明
     下面结合附图与具体实施方式对本发明作进一步详细的说明：图 1 是 P 型柱层纵向上掺杂不均匀的超级结器件示意图；图 2 是 P 型柱层和 N 型柱层载流子总量的差异与击穿电压的关系示意图图 3 是现有的一种超级结结构示意图；图 4-6 是本发明的方法实施例一工艺流程示意图；图 7 是由实施例一所形成的一种超级结结构示意图；图 8-13 是本发明的方法实施例二工艺流程示意图。具体实施方式
     实施例一，结合图 4-6 所示：步骤 1、参见图 4，在半导体衬底硅片 13 上生长第一硅外延层 11，第一硅外延层 11 具有第一导电类型，如 N 型，其厚度可以是 1.0μm-100.0μm，例如 50μm，且第一硅外延层 11 内的载流子浓度在纵向上从下至上呈梯度分布： C1， C2， C3。
     步骤 2、参见图 5，用光刻和刻蚀在第一硅外延层 11 中刻蚀出多个等间距的深沟槽 15 ；该深沟槽 15 的深度为 0.2μm-10.0μm，例如 45μm ；深沟槽 15 的间距为 0.2μm-100μm，例如 15μm。
     步骤 3、参见图 6，用第二硅外延层 12 填充所述深沟槽 15，再用化学机械研磨方法对深沟槽 15 的顶部进行平坦化。
     深沟槽 15 内第二硅外延层 12 在水平方向上与第一硅外延层 11 相对应的载流子浓度从下至上依次为 C1’ ， C2’ ， C3’ ；其中 C1’ ， C2’ ， C3’ 可以相同，也可以不同，也可以个别相同。
     设深沟槽 15 的宽度为 L2，相邻两沟槽间第一硅外延层 11 的宽度为 L1，第一硅外延层 11 和第二硅外延层 12 纵向上的载流子总量为： Q1 ＝ C1*L1， Q1’ ＝ C1’ *L2， Q2 ＝ C2*L1， Q2’ ＝ C2’ *L2， Q3 ＝ C3*L1， Q3’ ＝ C3’ *L2，则关系式： 0 ≤ Q1-Q1’ ≤ 0.2Q1， -0.1Q2 ≤ Q2-Q2’ ≤ 0.1Q2， -0.2Q1 ≤ Q3-Q3’ ≤ 0 成立。采用上述实施例形成的超级结器件结构还可以用图 7 表示，其中，所述第一硅外延层 11 内的载流子浓度在纵向上从下到上呈梯度分布，依次为 C1， C2， C3…… Cn ；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为： C1’ ， C2’ ， C3’…… Cn’ ；其中， C1’ ， C2’ ， C3’…… Cn’ 可以相同，也可以不同，也可以个别相同。
     当所述沟槽宽度为 L2，相邻两沟槽间第一硅外延层宽度为 L1 时，第一硅外延层和第二硅外延层纵向上的载流子总量为： Q1 ＝ C1*L1， Q1’＝ C1’ *L2， Q2 ＝ C2*L1， Q2’ ＝ C2’ *L2…… Qn ＝ Cn*L1， Qn’ ＝ Cn’ *L2，则关系式： 0 ≤ Q1-Q1’ ≤ 0.3Q1， -0.3Qn ≤ Qn-Qn’ ≤ 0， Q1-Q1’ ≥ Q2-Q2’ ≥ Q3-Q3’ ≥ …… Qn-Qn’ 或 -0.3Q1 ≤ Q1-Q1’ ≤ 0， 0 ≤ Qn-Qn’ ≤ 0.3Qn， Q1-Q1’ ≤ Q2-Q2’ ≤ Q3-Q3’ ≤……≤ Qn-Qn’ 成立。
     实施例二，参见图 8-13 所示：
     步骤 a、参见图 8，在半导体衬底硅片 13 上生长第一硅外延层 11，第一硅外延层 11 具有第一导电类型，如 N 型，其厚度可以是几个微米到几十微米，如 50 微米。
     步骤 b、参见图 9，用光刻和刻蚀在所述第一硅外延层 11 上刻蚀出深沟槽 15，深沟槽的深度为几个微米到几十微米，如 45 微米；深沟槽的间距为几千埃到几十微米，如 15 微米。
     步骤 c、参见图 10，在深沟槽 15 内的侧壁和底部及所述第一硅外延层 11 的表面生长一层介质膜 16，如氧化硅。
     步骤 d、参见图 11，去除深沟槽 15 底部的介质膜 16，让深沟槽 15 底部的硅衬底 13 裸露出来。
     步骤 e、参见图 12，用选择性硅外延在所述深沟槽 15 内生长第二硅外延层 12，对深沟槽 15 进行填充，填充过程中通过调整工艺参数，如流量、压力、温度等，让深沟槽 15 内的第二硅外延层 12 的载流子掺杂浓度呈阶梯型变化，从而使第二硅外延层 12 内的载流子掺杂浓度总量呈阶梯型变化。
     步骤 f、参见图 13，用化学机械研磨对深沟槽 15 顶部进行平坦化。最终形成的超级结结构从深沟槽 15 的底部到顶部，第二硅外延层 12 的载流子总量依次分为三个部分： Q1， Q2， Q3，其与第一硅外延层 11 内的载流子总量 Q0 的关系分别为： Q1 ＝ 0.8Q0， Q2 ＝ Q0， Q3 ＝ 1.2Q0。
     以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

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1、(10)申请公布号 CN 102456575 A (43)申请公布日 2012.05.16 C N 1 0 2 4 5 6 5 7 5 A *CN102456575A* (21)申请号 201010523251.X (22)申请日 2010.10.28 H01L 21/336(2006.01) H01L 29/06(2006.01) H01L 29/78(2006.01) (71)申请人上海华虹NEC电子有限公司地址 201206 上海市浦东新区川桥路11188 号 (72)发明人刘继全肖胜安 (74)专利代理机构上海浦一知识产权代理有限公司 31211 代理人戴广志 (54) 发明名称。

2、超级结结构的半导体器件的制作方法及器件结构 (57) 摘要本发明公开了一种超级结结构的半导体器件的制作方法，包括在衬底硅片上生长第一硅外延层；在所述第一硅外延层中刻蚀沟槽；在所述沟槽内形成第二硅外延层；用化学机械研磨进行沟槽表面平坦化；其中：所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为： C1，C2，C3Cn；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为：C1，C2，C3Cn；C1，C2， C3Cn可以相同，也可以不同，也可以个别相同。本发明还公开了一种超级结结构的半导体器件。本发明能在形成超级结器件后提高器件的。

3、稳定性和器件击穿电压的均匀性。 (51)Int.Cl. 权利要求书1页说明书4页附图4页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 1 页说明书 4 页附图 4 页 1/1页 2 1.一种超级结结构的半导体器件的制作方法，包括如下步骤：步骤一、在衬底硅片上生长第一硅外延层；步骤二、在所述第一硅外延层中刻蚀沟槽；步骤三、在所述沟槽内形成第二硅外延层；步骤四、用化学机械研磨进行沟槽表面平坦化；其特征在于：所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为：C1，C2， C3Cn；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延。

4、层相对应，从下到上依次为：C1，C2，C3Cn；其中，C1，C2，C3Cn可以相同，也可以不同，也可以个别相同；设所述沟槽宽度为L2，相邻两沟槽间第一硅外延层宽度为L1，第一硅外延层和第二硅外延层纵向上的载流子总量为：Q1C1*L1，Q1C1*L2，Q2C2*L1，Q2C2*L2 QnCn*L1，QnCn*L2；则关系式0Q1-Q10.3Q1，-0.3QnQn-Qn0， Q1-Q1Q2-Q2Q3-Q3 Qn-Qn，或-0.3Q1Q1-Q10，0Qn-Qn0.3Qn， Q1-Q1Q2-Q2Q3-Q3Qn-Qn成立。 2.如权利要求1所述的制作方法，其特征在于：所述第一硅外延层的厚度为 1。

5、.0m-100.0m，且具有第一导电类型。 3.如权利要求1所述的制作方法，其特征在于：所述沟槽的宽度为0.2m-10.0m，沟槽间距为0.2m-100m。 4.一种超级结结构的半导体器件，包括：在衬底硅片上生长的第一硅外延层；在所述第一硅外延层中等间距形成的多个沟槽；在所述沟槽内形成的第二硅外延层；其特征在于：所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为：C1，C2， C3Cn；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为：C1，C2，C3Cn；其中，C1，C2，C3Cn可以相同，也可以不同，也可以个别相同；设所述沟槽宽。

6、度为L2，相邻两沟槽间第一硅外延层宽度为L1，第一硅外延层和第二硅外延层纵向上的载流子总量为：Q1C1*L1，Q1C1*L2，Q2C2*L1，Q2C2*L2 QnCn*L1，QnCn*L2；则关系式0Q1-Q10.3Q1，-0.3QnQn-Qn0， Q1-Q1Q2-Q2Q3-Q3 Qn-Qn，或-0.3Q1Q1-Q10，0Qn-Qn0.3Qn， Q1-Q1Q2-Q2Q3-Q3Qn-Qn成立。权利要求书CN 102456575 A 1/4页 3 超级结结构的半导体器件的制作方法及器件结构技术领域 0001 本发明涉及半导体集成电路领域，特别是涉及一种超级结结构的半导体器件的制作方。

7、法。本发明还涉及一种超级结结构的半导体器件。背景技术 0002 超级结M0SFET(金属氧化物半导体场效应晶体管)因其具有超级结结构，即在半导体衬底上具有交替排列的P型和N型硅外延柱层(或称半导体薄层)，使得该器件在截止状态下P型区和N型区的PN结产生耗尽层，从而提高器件的耐压。 0003 超级结结构的制造方法通常有两种，一种方法为多次外延和多次注入和退火，其中多次外延一般形成N柱层，多次注入和退火形成P柱层。另一种制造方法为，先生长N型硅外延层，然后在其上形成深沟槽，再将P型外延层填充在沟槽内。根据超级结的理论，相邻的P型和N型的硅外延柱层的载流子总量相等时，可以获得最高的击穿电。

8、压。但是P柱层的载流子浓度难以控制，实际的制造过程中很容易产生工艺飘移，这样就造成了相邻的 P型和N型的硅外延柱层内的载流子总量的整体和局部的不平衡，导致击穿电压的急剧下降，工艺的窗口很小。基于此问题，美国专利US6630698提出一种想法，即P型外延柱层的载流子浓度呈梯度变化(如图1所示)，且底部浓度较低，顶部浓度较高，这样P柱层掺杂浓度在一定程度的偏移不会造成击穿电压的急剧下降，从而提高工艺的窗口(如图2所示)。图1中S为源极，G为栅极，D为漏极，1为金属电极，3为基极，4为N型外延层，5为P型注入区域，13衬底硅片。 0004 对沟槽加填充的工艺方法，控制及准确变化沟槽内P型。

9、外延层的浓度比较困难，中国发明专利ZL 200810185653.6(授权公告号CN101465370B，授权公告日2010年08月 18日)中提出通过改变沟槽的宽度来改变P柱层的掺杂总量(参见图3)，但其工艺步骤增加了很多，增加了制造成本。所以新的能实现增大工艺窗口的制造方法仍值得去探索。发明内容 0005 本发明要解决的技术问题是提供一种超级结结构的半导体器件的制作方法，在形成超级结器件后可以提高器件的稳定性和器件击穿电压的均匀性；为此本发明还要提供一种超级结结构的半导体器件。 0006 为解决上述技术问题，本发明的超级结结构的半导体器件的制作方法包括如下步骤： 0007 步骤。

10、一、在衬底硅片上生长第一硅外延层； 0008 步骤二、在所述第一硅外延层中刻蚀沟槽； 0009 步骤三、在所述沟槽内形成第二硅外延层； 0010 步骤四、用化学机械研磨进行沟槽表面平坦化；其中： 0011 所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为：C1， C2，C3Cn；说明书CN 102456575 A 2/4页 4 0012 所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为：C1，C2，C3Cn；其中，C1，C2，C3Cn可以相同，也可以不同，也可以个别相同； 0013 设所述沟槽宽度为L2，相邻两沟槽间第一硅外延层宽度为L。

11、1，第一硅外延层和第二硅外延层纵向上的载流子总量为：Q1C1*L1，Q1C1*L2，Q2C2*L1，Q2 C2*L2QnCn*L1，QnCn*L2，则关系式0Q1-Q10.3Q1，-0.3QnQn-Qn0， Q1-Q1Q2-Q2Q3-Q3 Qn-Qn或-0.3Q1Q1-Q10，0Qn-Qn0.3Qn， Q1-Q1Q2-Q2Q3-Q3Qn-Qn成立。 0014 本发明的超级结结构的半导体器件包括：在衬底硅片上生长的第一硅外延层；在所述第一硅外延层中等间距形成的多个沟槽；在所述沟槽内形成的第二硅外延层；其中： 0015 所述第一硅外延层内的载流子浓度在纵向上从下到上呈梯度分布，依次为：C1，。

12、C2，C3Cn； 0016 所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为：C1，C2，C3Cn；其中，C1，C2，C3Cn可以相同，也可以不同，也可以个别相同； 0017 设所述沟槽宽度为L2，相邻两沟槽间第一硅外延层宽度为L1，第一硅外延层和第二硅外延层纵向上的载流子总量为：Q1C1*L1，Q1C1*L2， Q2C2*L1，Q2C2*L2QnCn*L1，QnCn*L2；则关系式 0Q1-Q10.3Q1，-0.3QnQn-Qn0，Q1-Q1Q2-Q2Q3-Q3 Qn-Qn，或-0.3Q1Q1-Q10，0Qn-Qn0.3Qn，Q1-Q1Q2-Q2Q3-。

13、Q3Qn-Qn 成立。 0018 采用本发明的方法和器件结构，能够在形成超级结器件后有效提高器件的稳定性和器件击穿电压的均匀性。 0019 器件击穿电压的模拟结果如图2所示，其中，曲线A为本发明的器件结果，曲线B 为传统器件的结果，K为N型外延柱层和P型外延柱层中载流子总量浓度的差值的百分比。可以看出，随K的变化，传统器件的击穿电压(U值)变化很大，而本器件的变化不大，故器件的均匀性比较好。附图说明 0020 下面结合附图与具体实施方式对本发明作进一步详细的说明： 0021 图1是P型柱层纵向上掺杂不均匀的超级结器件示意图； 0022 图2是P型柱层和N型柱层载流子总量的差异与击穿电压。

14、的关系示意图 0023 图3是现有的一种超级结结构示意图； 0024 图4-6是本发明的方法实施例一工艺流程示意图； 0025 图7是由实施例一所形成的一种超级结结构示意图； 0026 图8-13是本发明的方法实施例二工艺流程示意图。具体实施方式 0027 实施例一，结合图4-6所示：说明书CN 102456575 A 3/4页 5 0028 步骤1、参见图4，在半导体衬底硅片13上生长第一硅外延层11，第一硅外延层11 具有第一导电类型，如N型，其厚度可以是1.0m-100.0m，例如50m，且第一硅外延层 11内的载流子浓度在纵向上从下至上呈梯度分布：C1，C2，C3。 0029 。

15、步骤2、参见图5，用光刻和刻蚀在第一硅外延层11中刻蚀出多个等间距的深沟槽15；该深沟槽15的深度为0.2m-10.0m，例如45m；深沟槽15的间距为 0.2m-100m，例如15m。 0030 步骤3、参见图6，用第二硅外延层12填充所述深沟槽15，再用化学机械研磨方法对深沟槽15的顶部进行平坦化。 0031 深沟槽15内第二硅外延层12在水平方向上与第一硅外延层11相对应的载流子浓度从下至上依次为C1，C2，C3；其中C1，C2，C3可以相同，也可以不同，也可以个别相同。 0032 设深沟槽15的宽度为L2，相邻两沟槽间第一硅外延层11的宽度为L1，第一硅外延层11和第二硅外延。

16、层12纵向上的载流子总量为：Q1C1*L1，Q1C1*L2，Q2 C2*L1，Q2C2*L2，Q3C3*L1，Q3C3*L2，则关系式：0Q1-Q10.2Q1，-0.1Q2 Q2-Q20.1Q2，-0.2Q1Q3-Q30成立。 0033 采用上述实施例形成的超级结器件结构还可以用图7表示，其中，所述第一硅外延层11内的载流子浓度在纵向上从下到上呈梯度分布，依次为C1，C2，C3Cn；所述第二硅外延层内的载流子浓度，在水平方向上与第一硅外延层相对应，从下到上依次为：C1， C2，C3Cn；其中，C1，C2，C3Cn可以相同，也可以不同，也可以个别相同。 0034 当所述沟槽宽度为L2，相邻两。

17、沟槽间第一硅外延层宽度为L1时，第一硅外延层和第二硅外延层纵向上的载流子总量为：Q1C1*L1，Q1C1*L2， Q2C2*L1，Q2C2*L2QnCn*L1，QnCn*L2，则关系式： 0Q1-Q10.3Q1，-0.3QnQn-Qn0，Q1-Q1Q2-Q2Q3-Q3Qn-Qn 或-0.3Q1Q1-Q10，0Qn-Qn0.3Qn，Q1-Q1Q2-Q2Q3-Q3Qn-Qn 成立。 0035 实施例二，参见图8-13所示： 0036 步骤a、参见图8，在半导体衬底硅片13上生长第一硅外延层11，第一硅外延层11 具有第一导电类型，如N型，其厚度可以是几个微米到几十微米，如50微米。 0037 步。

18、骤b、参见图9，用光刻和刻蚀在所述第一硅外延层11上刻蚀出深沟槽15，深沟槽的深度为几个微米到几十微米，如45微米；深沟槽的间距为几千埃到几十微米，如15微米。 0038 步骤c、参见图10，在深沟槽15内的侧壁和底部及所述第一硅外延层11的表面生长一层介质膜16，如氧化硅。 0039 步骤d、参见图11，去除深沟槽15底部的介质膜16，让深沟槽15底部的硅衬底13 裸露出来。 0040 步骤e、参见图12，用选择性硅外延在所述深沟槽15内生长第二硅外延层12，对深沟槽15进行填充，填充过程中通过调整工艺参数，如流量、压力、温度等，让深沟槽15内的第二硅外延层12的载流子掺杂浓度呈阶。

19、梯型变化，从而使第二硅外延层12内的载流子掺杂浓度总量呈阶梯型变化。说明书CN 102456575 A 4/4页 6 0041 步骤f、参见图13，用化学机械研磨对深沟槽15顶部进行平坦化。最终形成的超级结结构从深沟槽15的底部到顶部，第二硅外延层12的载流子总量依次分为三个部分：Q1， Q2，Q3，其与第一硅外延层11内的载流子总量Q0的关系分别为：Q10.8Q0，Q2Q0，Q3 1.2Q0。 0042 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。说明书CN 102456575 A 1/4页 7 图1 图2 图3 说明书附图CN 102456575 A 2/4页 8 图4 图5 图6 说明书附图CN 102456575 A 3/4页 9 图7 图8 图9 图10 说明书附图CN 102456575 A 4/4页 10 图11 图12 图13 说明书附图CN 102456575 A 10 。

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