用于非易失性存储器的电荷泵时钟.pdf

一种用于一存储器件的电荷泵时钟，其中泵时钟是以一自适应速率来产生。本发明的电路(8)产生时钟边沿(3，4)以最小TD秒相隔，只要地址(5)的转换没有超出一预定极限。然而，如果地址转换比该极限(即，1/(2×TD))更频繁，则时钟边沿可以一与地址变化速率成比例的速率来产生，其中TD大约为地址周期的一半。两逻辑规则(11，12)可用硬件或者等效的软件来实施以进行时钟信号的调整。

1.  一种用于产生一泵时钟信号的电荷泵时钟，其包括：
一第一和第二逻辑规则电路装置，其中所述第一逻辑规则电路装置配置成执行以下的步骤：
如果所述泵时钟信号于一第一泵时钟状态至少为时一预定时间，就将所述泵时钟信号从所述第一泵时钟状态切换到一第二泵时钟状态；以及
如果所述泵时钟信号于所述第二泵时钟状态至少为时所述预定时间，就将所述泵时钟信号从所述第二泵时钟状态切换到所述第一泵时钟状态；以及
其中所述第二逻辑规则电路装置配置成执行以下的步骤：
如果在一正逻辑脉冲的一上升沿时，一读时钟信号的状态从一第一读时钟状态转变为一第二读时钟状态，或者从所述第二读取时钟状态转变为所述第一读取时钟状态，使所述泵时钟信号在所述正逻辑脉冲的一下降沿时改变所述泵时钟信号的状态，除非：{(i)是所述第一逻辑规则电路装置导致所述泵时钟信号在所述正逻辑脉冲的所述上升沿时改变所述泵时钟信号的状态；以及(ii)在所述正逻辑脉冲的所述上升沿时的所述读时钟状态的转变为自最近的所述泵时钟信号的状态的改变以来的第一个状态转变}。

2.  如权利要求1所述的电荷泵时钟，其特征在于，所述第一逻辑规则电路装置包括：
一第一定时器装置，其具有一接收所述泵时钟信号的第一输入，一接收一参考信号的第二输入和一提供一表示在所述泵时钟信号和所述参考信号之间的比较结果的第一定时器信号的输出；以及
一第二定时器装置，其具有一接收一反相的泵时钟信号的第一输入，一接收一参考信号的第二输入和一提供一表示所述反相的泵时钟信号和所述参考信号的组合结果的第二定时器信号的输出。

3.  如权利要求2所述的电荷泵时钟，其特征在于，所述第一定时器装置包括一使所述第一定时器信号在所述泵时钟信号从所述第一逻辑状态转变成所述第二逻辑状态，或者从所述第二逻辑状态转变成所述第一逻辑状态时转变成一高逻辑状态的装置。

4.  如权利要求2所述的电荷泵时钟，其特征在于，所述第二定时器装置包括一使所述第二定时器信号在所述泵时钟信号从所述第一逻辑状态转变成所述第二逻辑状态，或者从所述第二逻辑状态转变成所述第一逻辑状态时转变成一高逻辑状态的装置。

5.  如权利要求2所述的电荷泵时钟，其特征在于，如果在一预定时间过后而所述泵时钟信号没有从所述第一逻辑状态转变成所述第二逻辑状态，或者从所述第二逻辑状态转变成所述第一逻辑状态时，所述第一定时器装置包括一使所述第一定时器信号转变成一低逻辑状态的装置，或者所述第二定时器装置包括一使所述第二定时器信号转变成所述低逻辑状态的装置。

6.  如权利要求2所述的电荷泵时钟，其特征在于，所述第一逻辑规则电路装置还包括：
一第一逻辑状态装置，其配置成在所述第一定时器信号或者所述第二定时器信号从一高逻辑状态转变成一低逻辑状态时使所述泵时钟信号的逻辑状态在所述正逻辑脉冲的一上升沿时作转变。

7.  如权利要求1所述的电荷泵时钟，其特征在于，所述第二逻辑规则电路装置还包括：
一边沿检测装置，其配置成检测一输入的读时钟信号的一上升沿和一下降沿。

8.  如权利要求7所述的电荷泵时钟，其特征在于，如果所述输入的读时钟信号的状态从一逻辑高状态转变成一逻辑低状态或者从所述逻辑低状态转变成所述逻辑高状态时，所述边沿检测装置包括一用于产生一第一正逻辑脉冲的装置，所述第一正逻辑脉冲具有相隔几个纳秒的一上升沿和一下降沿。

9.  如权利要求1所述的电荷泵时钟，其特征在于，所述第二逻辑规则电路装置还包括：
一第二逻辑状态装置，其配置成产生一第二逻辑脉冲信号以转变所述泵时钟信号的状态，除非所述第一逻辑装置产生一控制信号使所述第二逻辑脉冲信号不起作用。

用于非易失性存储器的电荷泵时钟
技术领域
本发明涉及一种用于一非易失性存储器器件的电荷泵时钟，尤其涉及一种用于非易失性存储器所使用的电荷泵的高精度时钟控制电路。
背景技术
与非易失性存储器有关的常规电荷泵的问题是因波动的电流需量而造成的不稳定的电压调节。这种波动是因为来自非易失性存储器中使用的电荷泵的电流需量是与从存储器读出数据的频率成正比而引起。更具体地说，地址改变使电荷自电荷泵提取，其必须通过对电荷泵作时钟控制来补充。
电荷泵的时钟控制在一频率进行，其可呈现出由于过程变量、温度、电压变化所引起的某些变异性，但大体上是不变的。正如图1所示，其中所示的电荷泵时钟频率是地址转换或地址频率的一函数。该电荷泵被假定为在输入时钟的上升沿和下降沿(双沿电荷泵)皆工作，虽然这种假定井不是至关重要的。本发明也可以用于单沿电荷泵。值得注意的是，在该实例中，尽管泵时钟频率在40MHz至50MHz的范围内可有一些变异，但是泵时钟频率在地址频率变化时是持平的。
图2所示为一馈给一电荷泵16的现有技术电荷泵时钟10。地址总线5将地址信号馈给对闪存存储器20进行寻址的行译码器6。地址总线也馈给地址转换检测器8，其产生一地址时钟readclk，表现出地址转换的速率大约为地址转换频率的两倍。一Readclk信号从检测器8馈送至多路复用器24，其为一还经由内部参考振荡器22馈给的开关。多路复用器24的输出，pumpclk信号，馈送至电荷泵16。接着，电荷泵16产生一输出电压信号，V_READ，这是用于行译码器6的输入。该输出信号，V_READ，也发送至一电压检测器28。如果V_READ低于一预定电压，则将一在线25上的STOP信号传输给多路复用器24，以便于将该多路复用器的输出暂时设置为对应于来自参考时钟22的时钟边沿。
非易失性存储器的单元，例如，存储器20，可通过以一读电压偏置控制极和通过检测流过存储器单元的电流来读取。如果单元已编程，其阈值电压应该高于该读电压，从而没有电流流过单元。如果单元已擦除，其阈值电压应该这样以致可让电流流过。检测电流的流动就可在编程和擦除单元之间作区分。为了确保正确的读取操作和可靠的周期性工作，也就是，存储器阵列工作的多个周期，在单元的阈值电压的分布中可以观察到某些限制。更具体地说，许多电路设计需要最佳的擦除单元的阈值为零以上，而在最差情况下的擦除单元的阈值电压约为2.5V。该下限基本上是由为要防止耗尽单元，即其阈值电压低于零的单元所引起的读数误差而定出的。该上限是根据所使用的制造技术的单元阈值的固有分布而定出的。由于在正常的情况下，读电压V_READ是与电源电压V_CC相一致的，一大于3V的电源电压对于某些设计来说不会有任何问题。而在存储器以较低的V_CC工作的情况下会出现一些问题。例如，在用一2.5V的电源电压V_CC时，具有一与该值相近的阈值电压V_TH的所有单元导通很小电流或者不导通电流，所以该单元被认为已编程，从而导致一读数误差。该问题的解决方法包括提高该读电压，例如，以一大于V_CC的电压施加于所要读取的单元的控制极端子。进一步参照图2，该内部产生的升压最好由电荷泵16完成，其在由地址转换检测器8所确定的地址转换频率下作时钟控制。
非易失性存储器应该确保用户能够正确地读取数据，只要在两个供给存储器的输入的相继地址之间的时间消逝大于或者等于存储器存取时间。换句话说，在存储器的输入的地址转换频率低于或者等于存储器存取时间的倒数，该存储器存取时间被限定为在将一地址以一稳定方式施加于存储器的输入的瞬间和该地址的内容出现于存储器的输出的瞬间之间的时间消逝。
为了确保与读取时间有关的规格一致，大多数现有技术的电荷泵的尺寸可以满足与其相连接的译码器电路系统所需要的最大电流，只要地址变化的频率小于或至多等于存储器存取时间的倒数即可。这样就可以确保读电压V_READ在整个存储操作范围内保持不变地大于V_REF0的数值。
然而，译码器电路系统需要的来自电荷泵的电流幷不是不变的，而是与在存储器的输入的地址变化频率成正比，并且呈现出一峰值处于地址转换时的脉冲图形。
电流<I>的平均值可表示为：
<I>～f_ADD×C_DEC×V_READ                                (1)
也就是说，电流<I>的平均值是地址转换频率f_ADD、读电压V_READ以及该行译码器所“看到”的总的电容C_DEC的函数。当行译码器“看到”最大电容时，则电流<I>的平均值也最大。
当电流需要为零时，则电荷泵在理论上可提供的最大电压V_MAX为：
V_MAX＝(n+1)×V_CC＞V_REF0                               (2)
式中的n是形成电荷泵的升压器的数量。当电荷泵的输出电压等于电源电压V_CC时，其所提供的最大电流I_MAX0为：
I_MAX0＝f_CK×C_P×V_CC                                   (3)
该使一电荷泵的相可自其开始产生的时钟信号CK的频率f_CK以这样的一种方式得出以确保该读电压V_READ在整个存储操作范围内保持不变为V_REF0的数值，即只要地址存取的频率f_ADD低于或者等于存储器存取时间的倒数即可，并从而使在译码器电路系统吸收最大电流时：
f_{ADDRESS_TRANSITION}≤1/T_{MEMORY_ACCESS}                 (4)
目前市售的大多数闪存非易失性存储器所具有的存储器存取时间T_{MEMORY_ACCESS}≈100ns。于是，可允许的最大地址转换频率f_{ADDRESS_TRANSITION}≈10MHz，而该使电荷泵的相自其产生的时钟信号CK具有的一频率可在一合理限度下确保该读电压V_READ如上述般在整个存储操作范围内保持不变地为V_REF0的数值。
美国专利.6,560,145涉及当地址转换频率超过一相关的非易失性存储器所能接受的最大频率的问题。在地址转换以比可允许的最大频率高得多的频率下进行时，由电荷泵所提供的读电压将会不适用，即其低于既定的故障电压V_FAIL。在一V_FAIL的条件下会暂停许多存储器访问。该’145专利所采取的方案是监测在电荷泵时钟和地址转换之间的相差，随后在该读电压下降至低于一预定的阈值电压时相应地修正。这就确保了该读电压不会下降至低于V_FAIL。
本发明的目的是设计一种电荷泵时钟，该电荷泵时钟相对于频率和电压都是稳定的，并且还可在地址转换超过一预定频率时可通过动态响应使地址转换频率增大。
发明内容
上述目的可以通过一种与一非易失性存储器相连的电荷泵时钟来实现，其具有一取决于时钟或读时钟频率和取决于时钟或读时钟占空度的用于稳压的可变但稳定的频率和占空度。本发明为一种自适应电荷泵时钟，其以一可变的方式为电荷泵产生超过一预定的地址频率的时钟边沿。在一实施例中，本发明产生的时钟边沿相隔最少T_D秒，只要地址转换不超过一预定极限。然而，如果地址变化比这一极限，即1/(2*T_D)更加频繁地发生的话，则时钟边沿会以一与地址变化速率成正比的自适应速率来产生，其中T_D大约是地址周期的一半。
本发明的电荷泵时钟的特征为具有一可实施下列两种逻辑规则的电路，这两种逻辑规则与由一边沿检测器或一外部芯片提供的读时钟脉冲有关。该边沿检测器或分离的电路或芯片在每一地址转换时皆提供正脉冲。第一规则由一第一逻辑电路实施，其要求：(1a)如果泵时钟信号于一第一泵时钟状态至少为时一预定时间，电荷泵时钟会将泵时钟信号从该第一泵时钟状态切换到一第二泵时钟状态；以及(1b)如果泵时钟信号于该第二泵时钟状态至少为时所述预定时间，电荷泵时钟会将泵时钟信号从第二泵时钟状态切换到第一泵时钟状态。
第二规则由一第二逻辑电路实施，其查找一导致该泵时钟信号的地址变化以将状态从目前状态转换成相反状态，除非(i)是该第一逻辑电路导致泵时钟信号以改变泵时钟信号的状态；以及(ii)该读时钟的状态变化为自该最近的泵时钟信号状态变化以来的第一个状态变化。
实施第一规则的第一逻辑电路，其包括第一和第二平行的定时器。该两个定时器接收该泵时钟输出信号和一反相的泵时钟输出信号。该两个定时器各自具有一供给一状态驱动器的输出。该状态驱动器也接收一自该实施第二规则的第二逻辑电路的输入。该状态驱动器具有一通过占空度的调整来追踪地址转换频率的变化的输出泵时钟信号。
本发明提供了一种电荷泵时钟，其具有一取决于读出频率和占空度的可变的频率和占空度。采用这种方法，该电荷泵时钟边沿的出现与负载电流成正比。消除了一具有宽频率变化的固定时钟源的问题，因此该电荷泵可比一常规技术的更小、更便宜和功耗更低。
附图说明
图1是现有技术的电荷泵时钟频率随地址频率而变的一曲线图。
图2是现有技术的一与非易失性闪存存储器有关的电荷泵时钟的一简化方框图。
图3是本发明的一与非易失性闪存存储器有关的电荷泵时钟的一简化方框图。
图4是图3所示的装置的电荷泵时钟频率随地址频率而变的一曲线图。
图5是图3所示的电荷泵时钟电路的电路简图。
图6A-6D所示为一readclk信号和一pumpclk信号在图5所示的电荷泵时钟处于不同状况下的时序图。
具体实施方式
参照图3，地址线5将一地址脉冲7馈给边沿检测器8，以及馈给存取闪存存储器20的行译码器6。边沿检测器8在脉冲7的上升沿产生一脉冲3和在脉冲7的下降沿产生一脉冲4。本发明的电荷泵时钟的特征为由虚线11所示的第一规则逻辑和由方框12所示的第二规则逻辑。第二规则逻辑在线10上接收一自边沿检测器8的输入、在线22上接收一自定时器18的输入以及在线13上接收一自第二定时器17的另一输入。一泵时钟状态驱动器15根据线14、24和34上的来自定时器17、18和第二规则逻辑块12的信号在两个状态之间切换。图中未示的第一和第二定时器18和17是以常规模拟设计的典型电路。在线13和22上的输出信号馈入第二规则逻辑。而第二规则逻辑又反馈给电荷泵时钟状态驱动器15，其具有一在线21上的驱动电荷泵16的pumpclk输出信号。
在下列讨论中，边沿检测器8的输出信号会称为线10上的readclk以及泵时钟状态驱动器15的输出信号会称为线21上的pumpclk。电荷泵时钟在相隔一最小为T_D秒的时距下产生pumpclk脉冲，其中，T_D可调整的为地址周期的一半：
MIN{(上升沿)(r.e.)pumpclk-(下降沿)(f.e.)pumpclk}＝T_D  (5)
然而，如果地址变化发生得比1/(2×T_D)更快，则电荷泵时钟就会以一与地址变化速率成比例的速率来产生一时钟信号：
如果f_{ADDRESS_TRANSITION}＞1/(2×T_D)，
f_pumpclk～f_{ADDRESS_TRANSITION}                       (6)
比较逻辑可以硬件或软件来实施，其操作可通过：
(A)观察readclk和pumpclk的边沿；以及
(B)基于上述观察，根据下列规则产生新的pumpclk状态：
(第一规则)如果自pumpclk的上一次状态变化起为时已超过T_D秒，则pumpclk要从其目前状态切换至相反状态；
(第一规则)如果readclk经历一状态变化，则立即迫使pumpclk作一状态变化，除非：
(i)最近的pumpclk状态变化由(第一规则)引起；以及
(ii)最近的readclk状态变化是自最近的pumpclk变化以来的第一次状态变化。
第一规则的基本作用是使pumpclk以一最小频率F_MIN＝1/(2×T_D)作循环，即使readclk不作循环。例如，如果T_D＝25ns，则pumpclk始终以如下的最小频率F_MIN循环：
Pumpclk_frequency≥F_MIN＝1/(2×25×10^-9)＝10⁹/50＝20MHz    (7)
第二规则的基本作用是在假如readclk于比F_MIN更快的频率readclk_frequency下循环的时候可使pumpclk于比F_MIN更快的频率pumpclk_frequency下循环：
如果readclk_frequency≥F_MIN→pumpclk_frequency≥F_MIN       (8)
图4所示为本发明用于一特定过程、电压、工作温度等等之下的操作，幷且只有在地址频率处于稳定状态时才有效。在地址转换频率低于一额定的参考频率44来说，pumpclk频率(f)在区42中是不变的，即近似于第一规则。在超过该额定参考频率的区46之内时，则pumpclk频率(f)随着地址频率作线性增加，即近似于第二规则。该些第一和第二规则逻辑支配了本发明的操作，而不是图3所示的简化电路。
图5更加详细地示出了第一规则逻辑块11和第二规则逻辑块12。图3所示的简化电路意味该电荷泵的时钟频率pumpclk仅仅是地址频率的一函数。但这不是事实。以一类似于图2所述的现有技术的方式引申出的时钟会因为在线13和22上的信号相位没有对准而导致一些假信号。当然，本发明的输出时钟还遵循两逻辑规则，正如所述的第一规则和第二规则。
图5所示的在线102上的输出信号pumpclk类似于图3所示的在线21上的时钟信号pumpclk，其驱动在线21上的电荷泵16。一在线5上的地址输入馈入边沿检测器8，其由虚线所示，因为其不是电荷泵时钟电路100中的一部分。某些存储器并没有使用一可自地址频率引伸出定时脉冲的边沿检测器，而是使用了一来自其它源的readclk信号，所述源有时用来将一地址锁存到存储器中。这些会被认为是等效的。检测器8的输出是在线138上的readclk信号。电荷泵时钟100实施了前述的两规则。
第一规则是通过使用图5所示的两个常规的定时器108和110来实施。更具体地说，当一pumpclk信号为“1”时，定时器108在线104上产生一逻辑“1”的输出信号。在pumpclk信号从“1”转换为“0”时，则定时器108在线104上产生一为时T_D nS(在本发明的最佳实施方式中为25nS)的逻辑为“0”的输出信号。然而，如果pumpclk信号在25nS过去之前就上升返回到一逻辑“1”，则输出就仍旧保持一逻辑“1”。定时器110以一类似的方式操作，而定时器110由在线101上的pumpclk信号的反相来驱动。
在线102上的pumpclk信号驱动第一定时器108。在线101上的为线102上的pumpclk的反相信号驱动第二定时器110。一旦在线102上的pumpclk信号从一状态转换成相反状态之后，在线104上的定时器输出信号或在线106上的定时器输出信号中的其一会转换成逻辑“1”。这是第一规则所特定的。如果在T_D秒过后，在线102上没有作另一转换的话，则104和106上的定时器输出的其一会转换成逻辑“0”。在线104上或者在线106上的从“1”到“0”的定时器输出转换都会立即传给触发器120幷且迫使在线102上的pumpclk信号的逻辑状态改变。
第二规则是采用图5所示的余下的大部分电路系统来实施，包括图5中的逻辑门电路122、124、126、132、128、130、134、141和143，再加上泵时钟状态驱动器，包括逻辑门电路112、114、115、116、118、120以及反相器117。在线138和142上的信号输入NAND门电路141，在线144上的称之为clk_pumpclk的输出信号从反相器143输入触发器120。在地址信号每一次有一状态变化时，边沿检测器8都会在线138上产生一为时持续若干nS的正逻辑readclk脉冲。除非被在线142上readclk_pulse_ok信号禁止，否则readclk信号会经过NAND门电路141和反相器143变成为在线144上的clk_pumpclk信号，其会对触发器120作时钟控制幷使在线102上的pumpclk信号转换状态。在线142上的readclk_pulse_ok信号会成为一逻辑高信号“1”，以使在线144上的正脉冲clk_pumpclk对触发器120作时钟控制，除非是以下的状况：(A)最近的pumpclk状态变化由(第一规则)引起；以及(B)最近的readclk状态变化是自最近的pumpclk变化以来的第一次状态变化。
于是，本发明的图5所示的电荷泵时钟电路100可产生一具有一可变的频率和可变的占空度的时钟信号(在线102上的pumpclk)，因为所检测到的引起readclk信号的地址脉冲边沿都可以独立地变化。只要readclk大于一特定频率，在pumpclk信号中的电荷泵时钟边沿就可与负载电流成正比地产生。这就使得电荷泵变得十分灵活以致足以顾及温度变化和电压变化，而不需要使用复杂的常规电荷泵设计。
图5所示的电荷泵时钟电路100能够独立地改变在线102上pumpclk信号的上升沿和下降沿。这种可独立地改变在线102上的pumpclk信号的上升沿和下降沿的能力使得本发明的不仅能用于满足地址速率的变化，而且还能适用于许多其它的应用，正如以下范例所说明的那样。
范例一
图6A叙述了一以一高于F_MIN＝1/(2×T_D)的频率作循环的readclk信号162，其中，readclk信号的占空度远低于50％：
readclk_frequency≥F_MIN＝1/(2×T_D)；以及
readclk_duty_cycle＜＜50％                           (9)
在电荷泵中，使用了图5所示的电荷泵时钟100以代替使用常规振荡器，从而产生适用于字线泵的pumpclk信号164，其与readclk信号具有相同的频率，但具有改善的占空度：
pumpclk_frequency＝readclk_frequency；以及
pumpclk_duty_cycle＞readclk_duty_cycle               (10)
范例二
图6B叙述了一以一高于F_MIN＝1/(2×T_D)的频率作循环的readclk信号172，其中，readclk信号的占空度远高于50％：
readclk_frequency≥F_MIN＝1/(2×T_D)；以及
readclk_duty_cycle＞＞50％                            (11)
在电荷泵中，使用了图5所示的电荷泵时钟100以代替使用常规振荡器，从而产生适用于字线泵的pumpclk信号174，其与readclk信号具有相同的频率，但具有改善的占空度：
pumpclk_frequency＝readclk_frequency；以及
pumpclk_duty_cycle＜readclk_duty_cycle                (12)
范例No.3
图6C所述的readclk信号182为非循环的。然而，图5所示的电荷泵时钟100会产生适用于字线泵的频率为F_MIN＝1/(2×T_D)的pumpclk信号184：
readclk_frequency＝0；以及
pumpclk_frequency＝F_MIN＝1/(2×T_D)                    (13)
范例No.4
图6D叙述了一以一低于F_MIN＝1/(2×T_D)的频率作循环的readclk信号192，其中，readclk信号的占空度是这样的以致于readclk信号的负脉冲短于T_D：
readclk_frequency＜F_MIN＝1/(2×T_D)                    (14)
图5所示的电荷泵时钟100持续产生适用于字线泵的频率为F_MIN＝1/(2×T_D)的pumpclk信号194，但具有改善的占空度：
pumpclk_frequency＝F_MIN＝1/(2×T_D)；以及
pumpclk_duty_cycle＜readclk_duty_cycle                (15)
本发明还具有的优势为第一规则和第二规则防止在readclk上升/下降的频率低于F_MIN＝1/(2×T_D)频率时产生带有“假信号”(即具有非常窄的时钟脉冲)的pumpclk信号。