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1、(10)申请公布号 CN 102412206 A (43)申请公布日 2012.04.11 C N 1 0 2 4 1 2 2 0 6 A *CN102412206A* (21)申请号 201010292464.6 (22)申请日 2010.09.19 H01L 21/8247(2006.01) (71)申请人中芯国际集成电路制造(上海)有限 公司 地址 201203 上海市浦东新区张江路18号 (72)发明人杨芸 (74)专利代理机构北京集佳知识产权代理有限 公司 11227 代理人骆苏华 (54) 发明名称 快闪存储器的制造方法 (57) 摘要 本发明提供了一种快闪存储器的制造方法， 包括。
2、：提供半导体结构，所述半导体结构包括存 储单元阵列区以及外围电路区，所述存储单元阵 列区以及外围电路区分别具有栅极结构；在存储 单元阵列区以及外围电路区的栅极结构表面形成 绝缘侧壁；仅在所述外围电路区的绝缘侧壁表面 形成牺牲侧壁，然后进行离子掺杂工艺，以形成外 围电路区的有源区。本发明通过在外围电路区的 绝缘侧壁表面形成牺牲侧壁，以解决外围电路区 进行离子掺杂工艺时对器件耐压性的需求，从而 扩大了形成绝缘侧壁的工艺窗口，提高产品良率。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 6 页 CN 102412218 。
3、A 1/1页 2 1.一种快闪存储器的制造方法，其特征在于，包括： 提供半导体结构，所述半导体结构包括存储单元阵列区以及外围电路区， 所述存储单元阵列区以及外围电路区分别具有栅极结构； 在存储单元阵列区以及外围电路区的栅极结构表面形成绝缘侧壁； 仅在所述外围电路区的绝缘侧壁表面形成牺牲侧壁，然后进行离子掺杂工艺，以形成 外围电路区的有源区。 2.如权利要求1所述的侧壁形成方法，其特征在于，所述外围电路区包括第一器件区 以及第二器件区，在外围电路区的绝缘侧壁表面先形成牺牲侧壁然后制作有源区的步骤包 括： 在已形成绝缘侧壁的存储单元阵列区以及外围电路区表面形成第一牺牲介质层； 刻蚀位于第一器件区的。
4、第一牺牲介质层，在第一器件区的绝缘侧壁表面形成第一牺牲 侧壁，并利用图形化的光刻胶在第一器件区内进行第一离子掺杂工艺； 去除所述光刻胶、第一牺牲介质层以及第一牺牲侧壁； 在所述存储单元阵列区以及外围电路区表面形成第二牺牲介质层； 刻蚀位于第二器件区的第二牺牲介质层，在第二器件区的绝缘侧壁表面形成第二牺牲 侧壁，并利用图形化的光刻胶在第二器件区内进行第二离子掺杂工艺，所述第二离子掺杂 工艺与第一离子掺杂工艺的掺杂类型相反； 去除所述光刻胶、第二牺牲介质层以及第二牺牲侧壁。 3.如权利要求1所述的制造方法，其特征在于，所述绝缘侧壁的材质为氮化硅、氧化硅 或其组合。 4.如权利要求3所述的制造方法，。
5、其特征在于，所述绝缘侧壁为氧化硅-氮化硅-氧化 硅复合结构。 5.如权利要求2所述的制造方法，其特征在于，所述第一器件区为NMOS晶体管区，所述 第二器件区为PMOS晶体管区。 6.如权利要求5所述的制造方法，其特征在于，形成外围电路区的有源区包括：分别在 NMOS晶体管区以及PMOS晶体管区内进行N型离子掺杂以及P型离子掺杂。 7.如权利要求2所述的制造方法，其特征在于，所述第一牺牲介质层以及第二牺牲介 质层的材质均为无定形碳。 8.如权利要求7所述的制造方法，其特征在于，所述去除光刻掩模、第一牺牲介质层、 第二牺牲介质层以及第一牺牲侧壁、第二牺牲侧壁包括：在氧气等离子体环境下，进行灰化 工。
6、艺。 9.如权利要求8所述的制造方法，其特征在于，所述灰化工艺的温度范围为100 350。 10.如权利要求1所述的制造方法，其特征在于，还包括在存储单元阵列区进行离子掺 杂形成有源区的步骤。 权 利 要 求 书CN 102412206 A CN 102412218 A 1/5页 3 快闪存储器的制造方法 技术领域 0001 本发明涉及半导体制造技术领域，特别涉及一种快闪存储器的制造方法。 背景技术 0002 在目前的半导体产业中，集成电路主要可分为三大类型：模拟集成电路、数字集成 电路和数/模混合集成电路。作为数字集成电路的一个重要类型，存储器件，尤其是快闪存 储器(flash memory。
7、，简称闪存)的发展尤为迅速，主要因为闪存具有在不加电的情况下能 长期保存信息、且具有集成度高、存取速度快、易于擦除和重写等优点。 0003 专利号为ZL99106789.4的中国专利，即公开了一种快闪存储器及其制造方法。如 图1所示，现有的快闪存储器根据器件区域划分，通常包括存储器单元阵列区I以及外围电 路区II两部分，为了提高芯片的集成度并便于布线，存储器单元阵列区I中存储单元呈阵 列排布，其器件间距通常小于外围电路区II。例如，图1中各存储单元栅极结构1之间的间 距d小于外围电路CMOS器件栅极2之间的间距D。在现有的快闪存储器制造工艺中，上述 存储单元的栅极侧壁与CMOS器件的栅极侧壁是。
8、同时形成的，然后分别在存储器单元阵列 区I以及外围电路区II中进行有源区的制作，因此无论是存储器单元阵列区I还是外围电 路区II均具有一致的侧壁厚度。 0004 现有的快闪存储器制造工艺具有如下缺点：外围电路区II在形成栅极2的侧壁 后，需要采用离子掺杂工艺进行源/漏极等有源区的制作，上述离子掺杂工艺需要采用较 高的操作电压，为了提高器件的耐压性，所述栅极2的侧壁的厚度要求也较大。而在存储器 单元阵列区I中，由于器件密集度更高，控制栅结构1的间距较小，如果形成过厚的侧壁将 导致相邻的栅极结构1之间的侧壁连接，甚至形成空洞，对后续工艺造成不良的影响，因此 所述控制栅结构1的侧壁厚度要求较薄。以上。
9、对侧壁厚度的不同需求，导致现有快闪存储 器制造方法中，侧壁形成工艺的工艺窗口较小，进而影响了产品的良率。 发明内容 0005 本发明解决的问题是现有的快闪存储器制造方法，侧壁形成工艺窗口过小，难以 同时满足存储器阵列区与外围电路区对侧壁的不同厚度需求，而影响产品良率的问题。 0006 本发明提供的一种快闪存储器的制造方法，包括： 0007 提供半导体结构，所述半导体结构包括存储单元阵列区以及外围电路区，所述存 储单元阵列区以及外围电路区分别具有栅极结构；在存储单元阵列区以及外围电路区的栅 极结构表面形成绝缘侧壁；仅在所述外围电路区的绝缘侧壁表面形成牺牲侧壁，然后进行 离子掺杂工艺，以形成外围电。
10、路区的有源区。 0008 可选的，所述外围电路区包括第一器件区以及第二器件区，在外围电路区的绝缘 侧壁表面先形成牺牲侧壁然后制作有源区的步骤包括：在已形成绝缘侧壁的存储单元阵列 区以及外围电路区表面形成第一牺牲介质层；刻蚀位于第一器件区的第一牺牲介质层，在 第一器件区的绝缘侧壁表面形成第一牺牲侧壁，并利用图形化的光刻胶在第一器件区内进 说 明 书CN 102412206 A CN 102412218 A 2/5页 4 行第一离子掺杂工艺；去除所述光刻胶、第一牺牲介质层以及第一牺牲侧壁；在所述存储 单元阵列区以及外围电路区表面形成第二牺牲介质层；刻蚀位于第二器件区的第二牺牲介 质层，在第二器件区。
11、的绝缘侧壁表面形成第二牺牲侧壁，并利用图形化的光刻胶在第二器 件区内进行第二离子掺杂工艺，所述第二离子掺杂工艺与第一离子掺杂工艺的掺杂类型相 反；去除所述光刻胶、第二牺牲介质层以及第二牺牲侧壁。 0009 可选的，所述绝缘侧壁的材质为氮化硅、氧化硅或其组合。具体的，所述绝缘侧壁 为氧化硅-氮化硅-氧化硅复合结构。 0010 可选的，所述第一器件区为NMOS晶体管区，所述第二器件区为PMOS晶体管区。形 成外围电路区的有源区包括：分别在NMOS晶体管区以及PMOS晶体管区内进行N型离子掺 杂以及P型离子掺杂。 0011 可选的，所述第一牺牲介质层以及第二牺牲介质层的材质均为无定形碳。所述去 除光。
12、刻掩模、第一牺牲介质层、第二牺牲介质层以及第一牺牲侧壁、第二牺牲侧壁包括：在 氧气等离子体环境下，进行灰化工艺。所述灰化工艺的温度范围为100350。 0012 可选的，还包括在存储单元阵列区进行离子掺杂形成有源区的步骤。 0013 本发明通过在外围电路区的绝缘侧壁表面形成牺牲侧壁，以解决外围电路区进行 离子掺杂工艺时对器件耐压性的需求，从而扩大了形成绝缘侧壁的工艺窗口，提高产品的 良率。 附图说明 0014 通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目 的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图 并未按比例绘制，重点在于示出本发明的。
13、主旨。在附图中为清楚起见，放大了层和区域的尺 寸。 0015 图1是现有的快闪存储器剖面结构示意图； 0016 图2是本发明快闪存储器制造方法的流程示意图； 0017 图3是图2中步骤S3的流程示意图； 0018 图4至图16是本发明实施例快闪存储器制造方法的剖面示意图。 具体实施方式 0019 现有的快闪存储器制造方法中，由于存储单元阵列区与外围电路区的侧壁是同时 形成的，因而难以满足上述区域对侧壁厚度的不同需求，导致了侧壁形成工艺窗口过小。本 发明通过在外围电路区的绝缘侧壁表面形成牺牲侧壁，再进行外围电路区的离子掺杂工 艺，从而提高外围电路区中器件耐压性，降低了对绝缘侧壁的厚度要求，扩大了。
14、绝缘侧壁的 形成工艺窗口。 0020 图2是本发明所述快闪存储器制造方法的流程示意图，基本步骤包括： 0021 S1、提供半导体结构，所述半导体结构包括存储单元阵列区以及外围电路区； 0022 其中，所述存储单元阵列区以及外围电路区形成有集成度不同的半导体器件。通 常，存储单元阵列区的栅极间距要小于外围电路区中的栅极间距。 0023 S2、在存储单元阵列区以及外围电路区的栅极结构上形成绝缘侧壁； 说 明 书CN 102412206 A CN 102412218 A 3/5页 5 0024 其中，存储单元阵列区以及外围电路区的绝缘侧壁是同时形成的，包扩在上述半 导体结构表面沉积一层绝缘介质层，然。
15、后刻蚀所述绝缘介质层，在栅极结构的侧面形成绝 缘侧壁，所述存储单元阵列区以及外围电路区的绝缘侧壁厚度一致。 0025 S3、在所述外围电路区的绝缘侧壁表面形成牺牲侧壁，然后进行离子掺杂工艺，以 形成外围电路区的有源区，然后去除所述牺牲侧壁。 0026 其中，为了在外围电路区中不同器件区域内形成相应掺杂类型的有源区，所述离 子掺杂工艺至少需要进行两次，假设外围电路区包括第一器件区以及第二器件区。在进行 完外围电路区的有源区制作后，牺牲侧壁将被去除。如图3所示，具体步骤包括： 0027 S301、在已形成绝缘侧壁的存储单元阵列区以及外围电路区表面形成第一牺牲介 质层；上述牺牲介质层覆于存储单元阵列。
16、区以及外围电路区的绝缘侧壁以及其他部分表 面。 0028 S302、刻蚀位于第一器件区的第一牺牲介质层，在第一器件区的绝缘侧壁表面形 成第一牺牲侧壁，并使用光刻掩模在第一器件区内进行第一离子掺杂工艺；然后去除所述 光刻掩模、第一牺牲介质层以及第一牺牲侧壁。 0029 S303、在所述存储单元阵列区以及外围电路区表面形成第二牺牲介质层；为简化 工艺，所述第二牺牲介质层与第一牺牲介质层材质、厚度、形成工艺可以相同。 0030 S304、刻蚀位于第二器件区的第二牺牲介质层，在第二器件区内的绝缘侧壁表面 形成第二牺牲侧壁，并使用光刻掩模在第二器件区内进行第二离子掺杂工艺，所述第二离 子掺杂工艺与第一离。
17、子掺杂工艺的掺杂类型相反；去除所述光刻掩模、第二牺牲介质层以 及第二牺牲侧壁。 0031 下面结合具体的实施例，对本发明做进一步介绍。图4至图16是本发明实施例快 闪存储器制造方法的剖面示意图。 0032 如图4所示，提供半导体结构，所述半导体结构分为存储单元阵列区I以及外围电 路区II，各区均包括半导体衬底100以及形成于半导体衬底100上的半导体器件(例如晶 体管、存储单元等)。其中，存储单元阵列区I的半导体器件集成度大于外围电路区II，具 体的，所述存储单元阵列区I中栅极201的间距大于外围电路区II中栅极202的间距。本 实施例以常规的CMOS器件为例，所述外围电路区II包括NMOS晶。
18、体管区域II-1以及PMOS 晶体管区域II-2。 0033 需要另行指出的是，本实施例以栅极间距的大小以示意器件的集成度，并不代表 所述半导体器件仅包括栅极。此外，在存储单元阵列区I中，通常栅极201还包括控制栅、 浮栅以及擦除栅等结构，与外围电路区II中的栅极202的结构、尺寸等并不相同。但在图4 中为简化模型，仅简单示意存储单元阵列区I以及外围电路区II的栅极，特此说明。后续 所述各区域的绝缘侧壁形成于上述栅极的垂直侧表面。 0034 如图5所示，在图4所示的半导体结构表面(即半导体衬底100与栅极201、栅极 202的表面)形成绝缘介质层300。 0035 所述绝缘介质层300用于刻蚀。
19、形成绝缘侧壁，其材质可以为氧化硅、氮化硅或其 组合。本实施例中，所述绝缘介质层为氧化硅-氮化硅-氧化硅(O-N-O)复合层。具体的形 成工艺包括：在上述半导体结构表面，首先采用化学气相沉积工艺或高温热氧化法(HTO) 形成第一氧化硅薄膜301；然后采用化学气相沉积工艺在第一氧化硅薄膜301的表面形成 说 明 书CN 102412206 A CN 102412218 A 4/5页 6 氮化硅薄膜302；最后在所述氮化硅薄膜302的表面采用化学气相沉积工艺形成正硅酸乙 酯(TEOS)层，对所述TEOS层进行加热处理，使其分解形成第二氧化硅薄膜303。 0036 需要指出的是，上述绝缘介质层300(。
20、氧化硅-氮化硅-氧化硅复合层)用于刻蚀 形成绝缘侧壁，且所述绝缘侧壁的厚度与绝缘介质层300的厚度基本相同。因此所述绝缘 介质层300的厚度应当保证形成的绝缘侧壁满足存储单元阵列区I的需求，以避免在存储 单元阵列区I中相邻栅极之间形成缺陷。 0037 如图6所示，采用等离子刻蚀工艺，刻蚀所述绝缘介质层300，在存储单元阵列区I 的栅极201以及外围电路区II的栅极202的垂直侧表面处形成绝缘侧壁400。 0038 作为可选的方案，上述氧化硅-氮化硅-氧化硅复合层中，第一氧化硅薄膜301可 以作为刻蚀阻挡层，同时保护底部的半导体器件。进一步的进行分步的等离子刻蚀，首先刻 蚀第二氧化硅薄膜303，。
21、直至露出氮化硅薄膜302；然后刻蚀氮化硅薄膜302，直至露出第一 氧化硅薄膜301。经过上述分步刻蚀后，在栅极201以及栅极202的垂直侧表面形成氧化 硅-氮化硅-氧化硅复合结构的绝缘侧壁400，而栅极顶部、半导体衬底100表面均保留有 第一氧化硅薄膜301，所述第一氧化硅薄膜301可以在后续的刻蚀工艺中保护栅极。 0039 通常在完成绝缘侧壁400的制作后，便可以进行存储单元阵列区I中有源区的制 作。相对于外围电路区II，存储单元阵列区I的半导体器件更密集，而有源区深度较浅，在 离子掺杂时对半导体器件的耐压性要求也较低，所述绝缘侧壁400已能够满足存储单元阵 列区I进行有源区形成工艺的需求。。
22、此外，所述存储单元阵列区I的有源区形成工艺，还可 以在完成外围电路区II的有源区形成工艺后进行。 0040 如图7所示，在图6所述步骤形成的半导体结构表面形成第一牺牲介质层501，使 得所述第一牺牲介质层501覆盖于绝缘侧壁400表面。所述第一牺牲介质层用于在外围电 路区II的绝缘侧壁400表面形成牺牲侧壁，具有绝缘性质，同时应当与绝缘侧壁400有区 别以便后续工艺选择性去除。本实施例中，所述第一牺牲介质层501的材质为无定形碳。 0041 如图8所示，在存储单元阵列区I、外围电路区II的表面旋涂光刻胶，并进行图案 化，暴露出外围电路区II中的NMOS晶体管区域II-1。图中所述光刻胶仅以遮挡。
23、相关区域 以示意。 0042 如图9所示，在所述NMOS晶体管区域II-1内，以第一氧化硅薄膜301作为刻蚀阻 挡层，对第一牺牲介质层501进行刻蚀，在该区域的绝缘侧壁400表面形成第一牺牲侧壁 502。 0043 如图10所示，在所述NMOS晶体管区域II-1，栅极202两侧的半导体衬底100内进 行N型离子掺杂，形成有源区(NMOS晶体管的源/漏极)。 0044 如图11所示，去除存储单元阵列区I、外围电路区II上的光刻胶、第一牺牲层501 以及第一牺牲侧壁502。本实施例中，所述第一牺牲层501/第一牺牲侧壁502的材质为无 定形碳，因此可以在氧气等离子体环境下，采用灰化工艺将上述光刻胶。
24、、第一牺牲层501以 及第一牺牲侧壁502一并去除，温度范围为100350。由于无定形碳在灰化后形成一 氧化碳或二氧化碳气体，因此能够充分的去除而不会残留。 0045 如图12所示，在存储单元阵列区I、外围电路区II的表面形成第二牺牲介质层 601，使得所述第二牺牲介质层601覆盖于绝缘侧壁400表面。为简化工艺，所述第二牺牲 介质层601的材质与第一牺牲介质层501相同。 说 明 书CN 102412206 A CN 102412218 A 5/5页 7 0046 如图13所示，在存储单元阵列区I、外围电路区II的表面旋涂光刻胶，并进行图案 化，暴露出外围电路区II中的PMOS晶体管区域II。
25、-2。 0047 如图14所示，在所述PMOS晶体管区域II-2内，以第一氧化硅薄膜301作为刻蚀 阻挡层，对第二牺牲介质层601进行刻蚀，在该区域的绝缘侧壁400表面形成第二牺牲侧壁 602。 0048 需要指出的是，所述第二牺牲侧壁602的厚度与第一牺牲侧壁601可以不相同，以 满足进行不同类型离子掺杂时对器件耐压性的要求。 0049 如图15所示，在所述PMOS晶体管区域II-2，栅极202两侧的半导体衬底100内进 行P型离子掺杂，形成有源区(PMOS晶体管的源/漏极)。 0050 如图16所示，去除存储单元阵列区I、外围电路区II上的光刻胶、第二牺牲层601 以及第二牺牲侧壁602。。
26、此步骤与图11所述步骤相同，可以采用灰化工艺。 0051 此外，对外围电路区II中NMOS晶体管区域II-1以及PMOS晶体管区域II-2进行 相应类型的离子掺杂，并不局限于上述实施例的顺序，还可以先进行PMOS晶体管区域II-2 的离子掺杂，再进行MOS晶体管区域II-1的离子掺杂，仅需要变更工艺流程的先后顺序，此 处不再赘述。 0052 经过上述工艺后，形成快闪存储器的有源区。本发明为满足外围电路区II对器件 耐压性的要求，仅在外围电路区II的绝缘侧壁外形成牺牲侧壁，使得外围电路区II进行离 子掺杂时，栅极202的实际侧壁厚度为绝缘侧壁与牺牲侧壁的厚度之和。并在完成离子掺 杂后，去除所述牺。
27、牲侧壁。在不影响器件结构的同时，扩大了绝缘侧壁的形成工艺窗口，提 高了产品的良率。 0053 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。 说 明 书CN 102412206 A CN 102412218 A 1/6页 8 图1 图2 说 明 书 附 图CN 102412206 A CN 102412218 A 2/6页 9 图3 图4 说 明 书 附 图CN 102412206 A CN 102412218 A 3/6页 10 图5 图6 图7 说 明 书 附 图CN 102412206 A CN 102412218 A 4/6页 11 图8 图9 图10 说 明 书 附 图CN 102412206 A CN 102412218 A 5/6页 12 图11 图12 图13 说 明 书 附 图CN 102412206 A CN 102412218 A 6/6页 13 图14 图15 图16 说 明 书 附 图CN 102412206 A 。