等离子刻蚀方法及其装置、 扩散阻挡层的等离子刻蚀方法 技术领域 本发明涉及半导体技术领域， 更为具体的， 本发明涉及一种等离子刻蚀方法及其 装置、 扩散阻挡层的等离子刻蚀方法。
背景技术 在金属互连工艺中， 需要在互连结构 ( 包括沟槽、 接触孔等 ) 内填充铜、 铝或钨等 互连金属。为了防止上述金属扩散渗透进周围的绝缘介质层中， 而造成所述介质层的绝缘 性能下降， 进一步产生漏电流， 需要先在所述沟槽、 接触孔的内壁形成扩散阻挡层， 再进行 导电金属的填充。 常规的扩散阻挡层材质包括含钽、 钛的金属或合金， 可以是单层金属层也 可以是多层复合结构， 与互连金属以及二氧化硅或氮化硅材质的绝缘介质之间均具有良好 的粘附性。
如公开号为 2004/0152301 的美国专利申请， 公开了一种在金属互连结构中利用 扩散阻挡层防止铜扩散的方法， 其中扩散阻挡层的制作， 主要包括如下步骤 ：
如图 1 所示， 提供待填充互连金属的半导体互连结构， 包括半导体衬底 10， 以及位 于半导体衬底 10 上的绝缘介质层 11， 位于绝缘介质层 11 中的沟槽 12， 所述绝缘介质层 11 的材质为二氧化硅或氮化硅， 所述沟槽 12 底部露出位于半导体衬底 10 内的导电金属电极 或其他的底层金属层 ( 未示出 )。
如图 2 所示， 采用溅射或物理气相沉积工艺， 在沟槽 12 的内壁依次形成氮化钽层 21 以及钽金属层 22。所述氮化钽层 21 与钽金属层 22 构成的复合结构作为扩散阻挡层。
为了在沟槽 12 底部降低互连金属与其他金属电极或互连金属层的接触电阻， 提 高器件的可靠性， 通常需要对沟槽 12 底部的扩散阻挡层作减薄处理。如图 3 所示， 采用等 离子刻蚀工艺， 刻蚀部分钽金属层 22。
如图 4 所示， 由于经过等离子刻蚀后， 钽金属层 22 的表面可能存在各种缺陷而凹 凸不平， 会在后续工艺填充互连金属时， 影响互连金属与钽金属层 22 之间的粘附性。因此 还要进行一次钽金属的快速沉积工艺 (Flash-DEP)。 与图 2 所示沉积工艺不同， 所述快速沉 积时间较短， 金属的沉积量较少， 仅仅改善钽金属层 22 的表面平整度以及均匀性， 并不会 明显增加钽金属层 22 的厚度。
现有技术存在如下问题 ：
常规的等离子刻蚀工艺需要在刻蚀腔体内施加强电场， 将刻蚀气体等离子化而形 成等离子体。如图 5 所示， 为现有的等离子刻蚀方法的装置示意图， 包括刻蚀腔体 ( 未示 出 )， 所述刻蚀腔体内设置有电极圈 30。在进行等离子刻蚀时， 将待刻蚀的半导体晶圆 40 置于刻蚀腔体底部， 中心与电极圈的圆心相重合 ； 然后向刻蚀腔体内通入刻蚀气体， 并在电 极圈 30 内通入强电流将刻蚀气体电离。由于通电的电极圈所形成的电场并不是匀强电场， 刻蚀腔体内各处的电场强度以及电场方向并不一致， 因此刻蚀气体等离子化后， 带电的等 离子体并不是均匀分布的， 即半导体晶圆 40 表面各处的刻蚀气体密度也不相同。假设图 5 中电极圈 30 的电流方向为顺时针方向， 而刻蚀气体为氩气时， 刻蚀腔体内各点的电场方向
总是趋向于负电极， 例如 A 点形成的等离子气体 Ar+ 随着电场方向由左向右移动 ( 图示中 以虚线箭头示意 )， 导致刻蚀气体的密度自左到右逐增大。上述刻蚀气体的密度差异将直 接影响刻蚀速率的差异， 气体密度越大的位置， 刻蚀速率也越快， 因此将使得半导体晶圆 40 表面的刻蚀速率也呈自左到右逐渐增大的趋势。
采用上述等离子刻蚀工艺进行的扩散阻挡层制作， 将使得半导体晶圆中各处的扩 散阻挡层的厚度不一致， 进而使得金属互连结构中各处电阻存在差异。例如， 图 6 为采用现 有的扩散阻挡层制作方法， 半导体晶圆上各处接触孔电阻的示意图， 其中每个方格内的值 代表半导体晶圆上各芯片中同一接触孔位置的电阻值。从图中可以明显看到， 位于半导体 晶圆不同位置的接触孔， 自左向右其电阻呈下降趋势。整个半导体晶圆的接触孔电阻非均 匀率 ( 最大值与最小值的差与平均值的比 ) 达到 3.2％。上述问题将严重影响产品的一致 性以及可靠性。 发明内容 本发明目的在于提供一种等离子刻蚀方法及其装置， 应用于扩散阻挡层的制作， 以解决半导体晶圆上因为各处刻蚀速率的差异而造成扩散阻挡层厚度不一致， 进而导致金 属互连结构中各处电阻差异， 所带来的产品可靠性问题。
本发明提供的等离子刻蚀方法， 包括 ：
在刻蚀腔体内的设置同心圆的外电极圈以及内电极圈 ；
将待刻蚀的半导体晶圆置于所述外电极圈以及内电极圈的底部， 且半导体晶圆的 中心与所述外电极圈、 内电极圈的圆心重合 ；
向刻蚀腔体通入刻蚀气体 ；
向外电极圈以及内电极圈通入电流， 且使得所述外电极圈以及内电极圈的电流方 向相反。
可选的， 向外电极圈以及内电极圈通入直流电流。预先设定对外电极圈及内电极 圈的单次通电时间， 在所述等离子刻蚀过程中， 间隔所述的单次通电时间， 同时改变外电极 圈及内电极圈的直流电流的方向。所述外电极圈以及内电极圈的直流电流大小相等。
可选的， 向外电极圈以及内电极圈通入交变电流。所述外电极圈以及内电极圈的 交变电流的大小以及频率相等。
本发明还提供了等离子刻蚀装置， 其特征在于， 包括 ： 刻蚀腔体， 设置于刻蚀腔体 内同心圆的外电极圈以及内电极圈， 所述外电极圈以及内电极圈位于待刻蚀的半导体晶圆 上方， 且圆心与半导体晶圆的中心重合。
采用上述装置对扩散阻挡层进行等离子刻蚀的方法， 包括 ：
向刻蚀腔体内通入刻蚀气体 ；
向外电极圈以及内电极圈通入方向相反的直流电流， 对扩散阻挡层进行第一步等 离子刻蚀 ；
同时改变外电极圈以及内电极圈中的电流方向， 但保持电流大小， 对扩散阻挡层 进行第二步等离子刻蚀 ；
重复上述第一步等离子刻蚀以及第二步等离子刻蚀， 直至将扩散阻挡层减薄至所 需厚度。
可选的， 所述扩散阻挡层包括氮化钽层以及钽金属层复合结构。所述等离子刻蚀 的对象为钽金属层， 所述刻蚀气体为氩气。所述氮化钽层的厚度为 钽金属层的 所述外电极圈以及内电极圈中的直流电流大小相等， 均为 1A ～ 50A。厚度为所述第一步等离子刻蚀以及第二步等离子刻蚀的刻蚀时间相等， 均为 5s ～ 15s。
与现有技术相比， 本发明具有以下优点 ： 通过在等离子刻蚀工艺中， 在刻蚀腔体内 设置电流方向相反的外电极圈、 内电极圈， 进一步的， 定时改变电极圈中电流方向， 使得半 导体晶圆表面的等离子气体分布均匀、 各处刻蚀速率一致， 改善半导体晶圆上各处扩散阻 挡层的厚度一致性。 附图说明
图 1 至图 4 是现有的扩散阻挡层制作方法的剖面示意图 ；
图 5 是现有的等离子刻蚀方法的装置示意图 ；
图 6 是现有技术的半导体晶圆表面各处接触孔电阻的示意图 ；
图 7 是本发明的等离子刻蚀方法的装置示意图 ；
图 8、 图 9、 图 10、 图 11、 图 15、 图 16、 图 17 是本发明扩散阻挡层制作方法实施例的 剖面示意图 ； 图 12 是本发明实施例扩散阻挡层等离子刻蚀方法的流程示意图 ；
图 13 是所述第一步等离子刻蚀在半导体晶圆表面的刻蚀速率示意图 ；
图 14 是所述第二步等离子刻蚀在半导体晶圆表面的刻蚀速率示意图 ；
图 18 是本发明实施例半导体晶圆表面各处导电沟槽与底部导电插塞之间的接触 电阻示意图。
具体实施方式
为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图对本发明 的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明， 但是本发明还可以 采用其他不同于在此描述的其它方式来实施， 因此本发明不受下面公开的具体实施例的限 制。
正如背景技术部分所述， 现有技术中由于等离子刻蚀工艺的限制， 晶圆表面各处 对扩散阻挡层的刻蚀速率具有差异， 造成减薄后扩散阻挡层的厚度不一致， 使得后续制作 成的金属互连结构各处存在较大的电阻差异， 影响了产品的可靠性。
针对上述问题， 本发明提供一种等离子刻蚀方法， 可以应用于所述扩散阻挡层的 制作中。图 7 示出了本发明所述等离子刻蚀方法的装置示意图， 结合图 7 所示， 所述等离子 刻蚀方法具体包括 ：
在刻蚀腔体内设置同心圆的外电极圈 101 以及内电极圈 102 ； 所述外电极圈 101 与内电极圈 102 在等离子刻蚀时将通入相反方向的电流， 因此两者径差不宜过大， 避免在 刻蚀腔体内形成较大电场强度梯度影响后续等离子气体的分布， 也不宜过小而导致刻蚀腔 体内刻蚀气体电离不均匀。 具体地说， 由于电极圈是暴露的线圈， 决定电离的效果是线圈中 的电流大小， 而不是其形成的电场强度大小。由于等离子气体的初始浓度分布趋向于电极圈， 可以据此调节内外电极圈的径差， 以使得内外电极圈间的等离子气体初始分布尽量均 匀。而稳定后的浓度由电场方向决定。
将待刻蚀的半导体晶圆 200 置于所述外电极圈 101 以及内电极圈 102 的底部， 且 半导体晶圆 200 的中心与所述圆心重合 ； 具体的， 由于等离子刻蚀需要在半导体晶圆表面 形成等离子气体， 而电极圈周围的等离子气体浓度最大， 因此所述外电极圈 101 以及内电 极圈 102 应当位于半导体晶圆表面上方， 并保持适当的距离， 避免强电场对半导体晶圆 200 中器件的影响。
向刻蚀腔体通入刻蚀气体 ； 根据等离子刻蚀工艺的刻蚀对象以及刻蚀方向， 选择 相应的刻蚀气体。
同时向外电极圈 101 以及内电极圈 102 通入电流， 且使得所述外电极圈 101 以及 内电极圈 102 的电流方向 ( 逆时针或顺时针方向 ) 相反。由于两者的电流方向相反， 因此 对于刻蚀腔体中的特定一点， 所述外电极圈 101 以及内电极圈 102 所产生的电场方向也相 反， 能够部分抵消并降低该点的电场强度从而改善刻蚀气体电离后所形成的等离子气体的 分布均匀性。
作为进一步的优选方案， 可以先向外电极圈 101 以及内电极圈 102 通入方向相反 的直流电流， 对半导体晶圆 200 进行一定时间的等离子刻蚀， 然后改变上述电极圈的电流 方向， 保持电流大小不变， 进行同等时间长度的等离子刻蚀。 上述两步骤的等离子刻蚀工艺 可以重复交替进行。 由于对于同一个电极圈， 通入大小相等方向相反的电流， 在刻蚀腔体的 同一点上所形成的电场强度也是大小相等方向相反的。因此， 即使在单次等离子刻蚀过程 中， 半导体晶圆 100 表面各处由于刻蚀气体不均匀分布而存在刻蚀速率以及刻蚀厚度的差 异， 然而经过反向通电后， 上述刻蚀气体在晶圆表面的密度也呈反向分布， 能够对先前刻蚀 过程中的刻蚀速率以及刻蚀厚度的差异进行补偿。经过相同的刻蚀时间， 最终使得半导体 晶圆 100 表面各处待刻蚀的部分， 被刻蚀掉厚度保持一致。采用此方案的优点在于， 直接采 用现有的刻蚀机台， 仅变更相关参数即可实现。
作为另一个可选方案， 还可以在刻蚀时， 向外电极圈 101 以及内电极圈 102 内通入 交变电流， 由于交变电流的电流变化周期较短且是固定的， 因此所述交变电流不会形成方 向固定的稳定电场， 能够使得刻蚀气体被电离后均匀分布， 晶圆表面各处的刻蚀速率也较 为均匀， 且无需在等离子刻蚀过程中另行设置不同电流方向下的等离子刻蚀时间。为简化 供电电源， 可以向外电极圈 101 以及内电极圈 102 通入大小以及频率相同的交变电流。在 采用此方案时， 由于变更了供电类型， 需要对现有的刻蚀机台的电源系统进行改进。
以下应用上述等离子刻蚀方法， 结合一个具体的扩散阻挡层制作实施例对本发明 做详细介绍。 需要指出的是， 本发明所述扩散阻挡层制作方法不仅仅局限于上述结构， 例如 需要在绝缘介质层中的凹槽内填充互连金属或其他材质， 均可以应用。 具体的， 本实施例以 金属互连工艺中在导电沟槽内制作扩散阻挡层为例。
如图 8 所示， 提供半导体结构， 包括 ： 半导体衬底 300， 所述半导体衬底 300 内形成 有导电插塞 301 ； 位于半导体衬底 300 表面的金属间介质层 400， 所述金属间介质层 400 内 形成有导电沟槽 401 ； 所述导电沟槽 401 的底部露出导电插塞 301。
如图 9 所示， 采用物理气相沉积工艺， 在所述凹槽内壁 ( 侧壁以及底部 ) 形成氮化 钽层 501。 具体的， 所述氮化钽层 501 在沉积时， 通常还覆于金属间介质层 400 的表面， 该部分可以在后续工艺中与其表面的钽金属层一并去除。本实施例中， 所述氮化钽层 501 的厚 度约为
如图 10 所示， 采用溅射或物理气相沉积工艺， 在所述氮化钽层 501 的表面形成钽 金属层 502。本实施例中， 所述钽金属层 502 的厚度约为 所述氮化钽层 501 以及钽金属层 502 构成了扩散阻挡层 500 的复合结构， 上述复合结构的优点在于 ： 钽金属层 502 的导电性质较好， 能够降低扩散阻挡层 500 的电阻， 而氮化钽层 501 与绝缘材质的金属 间介质层 400 的粘附性较好， 能够避免扩散阻挡层 500 的粘附性问题。
如图 11 所示， 采用等离子刻蚀工艺对钽金属层 502 进行减薄。减薄厚度约为 本实施例中采用的刻蚀气体为氩气。
图 12 为本实施例中等离子刻蚀方法的流程示意图， 结合图 7 所示， 包括 ：
步骤 S1、 首先将包括图 10 所示半导体结构的半导体晶圆 200 置于刻蚀腔体内， 并 向刻蚀腔体内通入氩气。
其中， 半导体晶圆 200 位于外电极圈 101 以及内电极圈 102 的底部， 且中心对准所 述电极圈的圆心， 使得两者在垂直方向上重合。
步骤 S2、 向外电极圈 101 以及内电极圈 102 通入方向相反的直流电流， 将氩气电 离， 形成等离子气体， 进行第一步等离子刻蚀。
为简化工艺， 所述外电极圈 101 以及内电极圈 102 上的直流电流大小相等， 方向相 反。本实施例中， 在所述外电极圈 101 中通入顺时针方向的电流， 而内电极圈 102 中通入逆 时针方向的电流， 电流大小约为 1A ～ 50A。
步骤 S3、 在第一步等离子刻蚀进行一定时间 ( 也即预设的通电时间 ) 后， 同时改变 外电极圈 101 以及内电极圈 102 中的电流方向， 但保持电流大小不变， 进行第二步等离子刻 蚀。
重复步骤 S2 以及步骤 S3， 直至将钽金属层 502 减薄至所需厚度， 完成所述等离子 刻蚀。
需要另行指出的是， 本实施例中， 对扩散阻挡层 500 的减薄仅通过减薄复合结构 中的钽金属层 502 实现。在其他情况下， 需要根据所述等离子刻蚀的对象以及厚度， 调整刻 蚀工艺的参数。 例如， 需要根据总的刻蚀厚度， 以及单向通电时晶圆表面各处的刻蚀速率等 因素， 调整单次通电的刻蚀时间， 选择反向通电的次数， 以避免出现过刻蚀或刻蚀不均匀的 情况。 本实施例中， 仅经过一次第一步等离子刻蚀以及第二步等离子刻蚀， 根据实际的 刻蚀情况调整每步刻蚀的通电时间， 使得总刻蚀厚度在晶圆表面各处保持一致。在理想状 态下， 第一步等离子刻蚀以及第二步等离子刻蚀的刻蚀时间应当相等， 约为 5s ～ 15s。
图 13 以及图 14 分别为第一步等离子刻蚀以及第二步等离子刻蚀， 在半导体晶圆 200 表面各处的刻蚀速率示意图。 对比图 13 以及图 14 可见， 所述第一步等离子刻蚀与第二 步等离子刻蚀中， 半导体晶圆 200 表面各处的刻蚀速率的变化趋势相反。因此分别经过两 步相同时间的等离子刻蚀后， 半导体晶圆 200 各处减薄的厚度应当基本一致。
如图 15 所示， 采用快速沉积法修补所述钽金属层 502。 具体的， 可以采用时间较短 的物理气相沉积在钽金属层 502 表面沉积钽金属。由于前步骤的等离子刻蚀过程中， 钽金 属 502 的表面可能存在缺陷， 存在均匀性的问题。所述快速沉积法将钽金属沉积于钽金属
层 502 的表面， 以消除上述缺陷， 改善钽金属层 502 的均匀性。其中， 所述快速沉积法沉积 的钽金属较少， 并不会增加钽金属层 502 的厚度。通常物理气相沉积的时间不超过 20s。
如图 16 所示， 在修补完所述钽金属层 502 后， 还包括去除扩散阻挡层位于导电沟 槽 401 以外部分的步骤。具体的， 可以以金属间介质层 400 为停止层， 采用化学机械抛光工 艺进行上述去除步骤。
如图 17 所示， 最后在覆有扩散阻挡层的导电沟槽 401 内填充互连金属 402， 形成所 需的金属互连结构。所述互连金属 402 通过扩散阻挡层 500 与导电沟槽 401 底部的导电插 塞 301 电连通。
图 18 展示了本发明实施例形成的半导体晶圆， 晶圆表面各处导电沟槽与底部导 电插塞之间的接触电阻示意图， 其中每个方格内的值代表半导体晶圆上各芯片中同一器件 图形的导电沟道与底部导电插塞之间的接触电阻值。如图所示， 各处接触电阻的最小值与 最大值分别为 1.064 欧姆以及 1.356 欧姆， 而中位区间 (80％的接触电阻值 ) 为 1.189 欧 姆～ 1.280 欧姆， 均匀性较好， 不均匀率小于 0.7％。 因此与现有技术相比， 本发明具有较优 良的效果， 明显改善了半导体晶圆表面各处金属互连结构电阻的一致性问题， 有利于提高 产品的可靠性。
虽然本发明已以较佳实施例披露如上， 但本发明并非限定于此。任何本领域技术 人员， 在不脱离本发明的精神和范围内， 均可作各种更动与修改， 因此本发明的保护范围应 当以权利要求所限定的范围为准。