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1、(10)申请公布号 CN 102404001 A (43)申请公布日 2012.04.04 C N 1 0 2 4 0 4 0 0 1 A *CN102404001A* (21)申请号 201110440477.8 (22)申请日 2011.12.26 H03L 7/08(2006.01) (71)申请人电子科技大学 地址 610054 四川省成都市建设北路二段4 号电子科技大学 (72)发明人宁宁 罗文 吴霜毅 李靖 眭志凌 胡勇 陈华 于奇 (74)专利代理机构成都科海专利事务有限责任 公司 51202 代理人盛明洁 (54) 发明名称 一种多相时钟产生及传送电路 (57) 摘要 一种多相。
2、时钟产生及传送电路，涉及半导体 集成电路中的时钟技术，电路包含多相时钟产生 电路和多相时钟传送电路。多相时钟产生电路包 含频率倍增模块和多相时钟生成模块，多相时钟 传送电路包含时钟传送模块Tj_a、时钟传送模块 Tj_b、传送线La和时钟反馈线Lb。时钟生成模块 产生时钟clk_j经时钟传送模块Tj_a、传送线Lj_ a、时钟反馈线Lj_b和时钟传送模块Tj_b输出所 需要的时钟信号CLKj。时钟传送模块Tj_a靠近 时钟产生电路，时钟传送模块Tj_b靠近时钟驱动 的负载电路。本发明电路产生的多相时钟具有可 提供不同的驱动能力，额定相位差精确，并且抖动 较小的优点。 (51)Int.Cl. (。
3、19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 2 页 CN 102404005 A 1/1页 2 1.一种多相时钟产生及传送电路，包括有由频率倍增模块和多相时钟生成模块组成的 多相时钟产生电路及多相时钟传送电路，其特征在于：多相时钟传送电路是由时钟传送模 块Tj_a、时钟传送模块Tj_b、传送线Lj_a、时钟反馈线Lj_b组成；多相时钟生成模块产生 时钟clk_j，经时钟传送模块Tj_a、传送线Lj_a、时钟反馈线Lj_b和时钟传送模块Tj_b输 出所需要的多相时钟信号CLKj(j1n)。 2.根据权利要求1所述的多相时钟产生及传送电路，其。
4、特征在于：时钟传送电路中的 时钟传送模块Tj_a(j1n)包含鉴相器PD(或者鉴频鉴相器PFD)、电荷泵CP、低通滤 波器LPF、压控延时线VCDL(或者压控振荡器VCO)及模块间的连接线，时钟传送模块Tj_b 采用缓冲器BUF形式；该时钟传送模块Tj_a(j1n)中的鉴相器PD(或者鉴频鉴相器 PFD)，对多相时钟生成模块产生的多相时钟clk_j(j1n)，及从时钟传送模块Tj_b(j 1n)输出并经时钟反馈线Lj_b(j1n)传输的时钟信号的相位进行比较，产生比 较结果经过电荷泵CP产生控制信号，该控制信号经过低通滤波器LPF产生控制电压，该控 制电压可以将输入时钟clk_j(j1n)的相。
5、位经过压控延时线VCDL改变后，从Tj_a输 出(或者从低通滤波器LPF输出的控制电压直接控制压控振荡器VCO产生振荡信号从Tj_ a输出)并经传送线Lj_a传送到时钟传送模块Tj_b(j1n)，该时钟传送模块Tj_b(j 1n)能够将传送线Lj_a传送来的时钟信号进行处理，使得时钟传送模块Tj_b的输出 时钟信号CLKj能够满足后序的要求(如驱动能力的要求等)。 3.根据权利要求1所述的多相时钟产生及传送电路，其特征在于：多相时钟传送电路 中的时钟反馈线Lj_b(j1n)即对于传送n相时钟的传送线L1_b-Ln_b必须长度相等， 保证将时钟传送模块Tj_b的输出时钟信号CLKj的相位信息反馈。
6、给Tj_a，使得进入Tj_a的 两个时钟信号相位相同。 4.根据权利要求1所述的多相时钟产生及传送电路，其特征在于：多相时钟传送电路 中时钟传送模块Tj_a靠近多相时钟产生电路，时钟传送模块Tj_b靠近时钟实际需要驱动 的负载电路，以减小芯片内部环境噪声影响。 权 利 要 求 书CN 102404001 A CN 102404005 A 1/3页 3 一种多相时钟产生及传送电路 技术领域 0001 本发明涉及半导体集成电路中的多相时钟产生及传送技术 背景技术 0002 在半导体集成电路中，需要采用频率一样的、保持额定相位差的多个时钟，这样的 多个时钟被称为多相时钟。在采用多相时钟的场合下，以往。
7、采用锁相环等构成的时钟发生 电路生成多相时钟并进行输出，然后再将多相时钟传送到所需的电路模块。如图1所示的 传统的多相时钟产生及传送电路，多相时钟的产生采用传统的锁相环PLL结合延时锁相环 DLL技术(或者PLL结合延迟单元技术)，为了将多相时钟分配到所需的电路单元模块中， 采用专用布线的技术，采用该方式实现的多相时钟由于传送过程中没有检测及调整机制， 由于工艺的影响，很容易造成相位的偏差。并且如果各多相时钟要求的驱动能力不一样，为 了提高某些时钟的驱动能力，需要更大驱动能力的驱动电路，采用如图2所示的传统的根 据专用布线的方式并结合不同的缓冲单元进行多相时钟传送，容易造成相互间额定相位差 的。
8、差异。并且，当时钟产生电路与时钟接收电路在芯片布局相距较远的情况下，传统的多相 时钟传送技术使用的传送线受到芯片内部环境的噪声影响，将会增加一定的抖动。因此，接 收多相时钟的各电路模块中就无法保证各相的时钟之间的相位关系，其结构就会导致多相 时钟的相位不准确，从而引起电路的错误动作。 发明内容 0003 本发明的主题是用于高速集成电路如微处理器及时间交织ADC的各通道的时钟 信号所需的多相时钟信号的产生及传送等。为了实现产生的多相时钟能够达到额定相位 差准确且低抖动地传送到所需的被驱动电路，如图3所示，本发明包含多相时钟产生电路1 和多相时钟传送电路2。多相时钟产生电路包含频率倍增模块和多相时。
9、钟生成模块，频率 倍增模块以锁相环的方式生成频率为参考时钟频率m倍的信号clk_0并将其作为多相时 钟生成模块的时钟输入，多相时钟生成模块以延迟线或者延迟锁相环的方式产生多相时钟 clk_1-clk_n。多相时钟传送电路对于任意相位的时钟clk_j(j1n)都提供特定的传 送通路，其电路包含时钟传送模块Tj_a、时钟传送模块Tj_b、传送线Lj_a、时钟反馈线Lj_ b。如图3所示CLKj经过时钟反馈线Lj_b与clk_j一起进入时钟传送模块Tj_a，时钟传送 模块Tj_a将两者的相位比较结果得到，进而通过内部处理产生适当相位的同频信号经传 送线Lj_a传送到时钟传送模块Tj_b，时钟传送模块。
10、Tj_b对输入的时钟进行适当调节(如 驱动能力的调整等)，输出给被驱动电路所需的时钟信号CLKj。通过如上所述的方法，只需 确保传送线L1_b-Ln_b长度相等，所受影响相同，就能产生时钟信号CLK1-CLKn确保任意两 者间的相位差与clk_1-clk_n对应的两个被传送时钟间相位差相等。且本发明提供的方 法可以将时钟传送模块Tj_a(j1n)与多相时钟产生电路布局靠近，而与时钟传送模 块Tj_b分开布局。高速半导体集成电路中时钟传送模块Tj_b经常与被驱动的电路布局靠 近，而多相时钟产生电路多与参考时钟源布局靠近，同时基于锁相环的频率倍增模块，及基 说 明 书CN 102404001 A 。
11、CN 102404005 A 2/3页 4 于延迟锁相环的多相时钟生成模块和基于锁相环或者延迟锁相的时钟传送模块Tj_a(j 1n)均是噪声的主要产生源，将这些噪声源与被驱动电路分开布局，可以减小这些噪声源 对被驱动电路的影响。而时钟传送电路主要是基于锁相环或者延迟锁相环技术，其对输入 时钟的相位噪声有一定的滤波作用，可以在一定程度上减小所需多相时钟的抖动。 附图说明 0004 图1为传统的多相时钟产生及传送电路，其中：1-多相时钟产生电路，2a-多相时 钟传送线； 0005 图2为传统的多相时钟产生及传送电路，其中：1-多相时钟产生电路，2b-带有驱 动能力的传送电路； 0006 图3为本发。
12、明提出的多相时钟产生及传送电路原理，其中：1-多相钟产生电路， 2-多相时钟传送电路； 0007 图4为实施一采用的多相时钟传送电路，其中：3-时钟传送模块Tj_a，4-时钟传 送模块Tj_b； 0008 图5为实施二采用的多相时钟传送电路，其中：3a-时钟传送模块Tj_a，4a-时钟 传送模块Tj_b。 具体实施方式 0009 下面关于本发明的实施方式，参照附图进行说明。 0010 实施例一(结合图3、图4) 0011 如图3所示参考时钟进入多相时钟产生电路，通常多相时钟产生电路中的频率倍 增模块采用锁相环(PLL：Phase Locked Loop)技术实现产生频率为参考时钟频率m倍的时 。
13、钟信号，并进行驱动能力的调整，进入多相时钟产生电路中的多相时钟生成模块，通常多相 时钟生成模块采用延迟锁相环或者延迟线的技术，产生多相时钟clk_1-clk_n。对于多相时 钟产生电路生成的任意相位时钟clk_j(j1n)，其传送电路的具体实施方式一如图4所 示。clk_j的传送电路包含时钟传送模块Tj_a、时钟传送模块Tj_b、传送线Lj_a、时钟反馈 线Lj_b。其中时钟传送模块Tj_a包含鉴频鉴相器PFD(或者鉴相器PD)、电荷泵CP、低通滤 波器LPF、压控振荡器VCO以及这些模块间的连线。鉴频鉴相器PFD(或者鉴相器PD)将输 入时钟clk_j与由所述时钟传送电路产生的时钟CLKj经。
14、时钟反馈线Lj_b传送回的时钟信 号进行相位比较，并将比较结果传送给电荷泵CP，电荷泵CP产生对应的电流进入低通滤波 器LPF产生控制电压并控制压控振荡器VCO产生所需频率的振荡信号。VCO产生的振荡信 号经传送线Lj_a输送给时钟传送模块Tj_b，Tj_b以缓冲器BUF的形式对VCO产生的振荡 信号进行处理生成所需的CLKj满足后序被驱动电路的要求，同时CLKj经时钟反馈线Lj_b 传送回鉴频鉴相器PFD(或者鉴相器PD)，实现反馈调节。采用本发明的方式得到的多相时 钟信号CLK1-CLKn确保任意两者间的相位差与clk_1-clk_n对应的两个被传送时钟间相位 差相等，而传统的直接将所得到。
15、的多相时钟clk_1-clk_n采用布线的方式传送得到的多相 时钟信号间的相对相位与对应的被传送的多相时钟clk_1-clk_n间相对相位发生偏差，产 生错误的电路动作。同时采用如图4所示的传送电路实现方式得到的多相时钟CLK1-CLKn 可以具有不同的驱动能力，且抖动较小。 说 明 书CN 102404001 A CN 102404005 A 3/3页 5 0012 实施例二(结合图3、图5) 0013 如图3所示参考时钟进入多相时钟产生电路，通常多相时钟产生电路中的频率倍 增模块采用锁相环(PLL：Phase Locked Loop)技术实现产生频率为参考时钟频率m倍的时 钟信号，并进行驱。
16、动能力的调整，进入多相时钟产生电路中的多相时钟生成模块，通常多相 时钟生成模块采用延迟锁相环或者延迟线的技术，产生多相时钟clk_1-clk_n。对于多相 时钟产生电路生成的任意相位时钟clk_j(j1n)，其传送电路的具体实施方式二如图 5所示。clk_j的传送电路包含时钟传送模块Tj_a、时钟传送模块Tj_b、传送线Lj_a、时钟 反馈线Lj_b。其中时钟传送模块Tj_a包含鉴频鉴相器PFD(或者鉴相器PD)、电荷泵CP、 低通滤波器LPF、压控延迟线VCDL以及这些模块间的连线。鉴频鉴相器PFD(或者鉴相器 PD)将输入时钟clk_j与由所述时钟传送电路产生的时钟CLKj经时钟反馈线Lj。
17、_b传送回 的时钟信号进行相位比较，并将比较结果传送给电荷泵CP，电荷泵CP产生对应的电流进入 低通滤波器LPF产生控制电压Vc，该控制电压控制clk_j所经过的传送延时线的延时，产生 所需相位的同频时钟信号。VCDL输出的时钟信号经传送线Lj_a输送给时钟传送模块Tj_ b，Tj_b以缓冲器BUF的形式对输入的时钟信号进行处理生成所需的CLKj满足后序被驱动 电路的要求，同时CLKj经时钟反馈线Lj_b传送回鉴频鉴相器PFD(或者鉴相器PD)，实现 反馈调节。采用本发明的方式得到的多相时钟信号CLK1-CLKn确保任意两者间的相位差 与clk_1-clk_n对应的两个被传送时钟间相位差相等，。
18、而传统的直接将所得到的多相时钟 clk_1-clk_n采用布线的方式传送得到的多相时钟信号间的相对相位与对应的被传送的多 相时钟clk_1-clk_n间相对相位发生偏差，产生错误的电路动作。同时采用如图5所示的 传送电路实现方式得到的多相时钟CLK1-CLKn可以具有不同的驱动能力，且抖动较小。 0014 以上实例仅为本发明的优选例子而已，本发明的使用并不局限于该实例，凡在本 发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范 围之内。 说 明 书CN 102404001 A CN 102404005 A 1/2页 6 图1 图2 图3 说 明 书 附 图CN 102404001 A CN 102404005 A 2/2页 7 图4 图5 说 明 书 附 图CN 102404001 A 。