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1、(10)申请公布号 CN 102468262 A (43)申请公布日 2012.05.23 C N 1 0 2 4 6 8 2 6 2 A *CN102468262A* (21)申请号 201110033461.5 (22)申请日 2011.01.30 099138700 2010.11.10 TW H01L 23/498(2006.01) H01L 23/488(2006.01) (71)申请人瑞鼎科技股份有限公司 地址中国台湾新竹市 (72)发明人廖禀加 陈进勇 杨峻杰 (74)专利代理机构北京康信知识产权代理有限 责任公司 11240 代理人李丙林 张英 (54) 发明名称 半导体装置 。
2、(57) 摘要 本发明提供一种半导体装置，例如一胶卷上 芯片构装的半导体装置。半导体装置是于一胶卷 基底形成至少一集成电路，各集成电路是在一预 设范围的边界内设置一芯片与复数个导线，各导 线与边界间隔一预设距离。因此，当由胶卷基底将 集成电路沿边界冲裁下来时，可降低或避免冲裁 机台上的导电物质残留。 (30)优先权数据 (51)Int.Cl. 权利要求书1页 说明书4页 附图2页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 2 页 1/1页 2 1.一种半导体装置，包含 基底；以及 至少一集成电路，形成于所述基底，每一集成电路包含： 芯。
3、片，设于所述基底的一预设范围内；所述预设范围具有边界；以及 复数个导线，设于所述预设范围内，每一所述导线由所述芯片向所述边界延伸，并与所 述边界间隔一预设距离。 2.根据权利要求1的半导体装置，其中，在每一所述集成电路中，所述导线由所述芯片 延伸至一打线区域，而所述打线区域位于所述预设范围中，且与所述边界间隔所述预设距 离。 3.根据权利要求1的半导体装置，还包含： 复数个延伸区段，对应于各所述集成电路；各所述延伸区段于所述对应集成电路中跨 越所述边界并耦接所述导线的其中之一，且各所述延伸区段的宽度小于各所述导线的宽 度。 4.根据权利要求3的半导体装置，还包含： 复数个外侧区段，对应于各所述。
4、集成电路；各所述外侧区段设于所述对应集成电路的 所述预设范围之外，各所述外侧区段耦接所述延伸区段的其中之一。 5.根据权利要求4的半导体装置，其中，所述导线、所述延伸区段与所述外侧区段设于 同一导体层。 6.根据权利要求1的半导体装置，其中所述基底是胶卷基底。 7.根据权利要求1的半导体装置，其中，各所述集成电路的所述边界是冲裁的切割线。 权 利 要 求 书CN 102468262 A 1/4页 3 半导体装置 技术领域 0001 本发明涉及一种半导体装置，特别是涉及一种在胶卷上芯片构装的半导体装置中 依据切割线限制集成电路的导线延伸以降低或避免冲裁机台导线残留的半导体装置。 背景技术 000。
5、2 半导体装置，例如各种构装的半导体集成电路，已成为现代信息社会最重要的硬 件基础。 0003 在各种半导体装置中，有一类型的半导体装置是将集成电路形成于一可挠性的基 底上，例如，胶卷上芯片(COF，chip on film或chip on flex)构装或是卷带载体构装(TCP， tape carrier package)的半导体装置就是将多个芯片封装在一可挠性的胶卷或卷带基底 上，以分别形成各集成电路。配合各集成电路中的芯片，会有导线形成于基底的导体层中； 当芯片被封装在基底时，芯片会耦接至这些导线，以经由这些导线耦接其它外界电路。这类 型的半导体装置已被广泛运用，例如，液晶显示面板所使用。
6、的驱动集成电路就是形成于可 挠性基底。 发明内容 0004 在可挠性基底的半导体装置中，由于多个集成电路是形成于同一个基底上，故需 以冲裁机台将各集成电路分别由基底上冲裁下来。冲裁机台会依据各集成电路对应的切割 线进行冲裁；在已知的可挠性基底半导体装置中，各集成电路的导线则会延伸跨越对应的 切割线。不过，经本发明分析发现，在进行冲裁时，跨越切割线的导线会在冲裁机台上残留 导电物质，此导电残留会将不同导线错误地短路在一起，影响集成电路的正常运作，降低半 导体装置的良率。 0005 为解决上述问题，本发明的目的之一是提供一种半导体装置，包括一基底以及一 个或多个集成电路。各集成电路形成于基底，每一。
7、集成电路包括一芯片与复数个导电的导 线，设于基底的一预设范围内；此预设范围的边界即切割线。在各集成电路中，每一导线由 芯片朝向预设范围的边界延伸，延伸至预设范围内的打线区域，并与边界间隔一预设距离。 0006 在一种具体实施方式中，本发明提供了一种半导体装置，包含基底；以及至少一集 成电路，形成于所述基底，每一集成电路包含：芯片，设于所述基底的一预设范围内；所述 预设范围具有边界；以及复数个导线，设于所述预设范围内，每一所述导线由所述芯片向所 述边界延伸，并与所述边界间隔一预设距离。 0007 根据该具体实施方式，在该半导体装置中，在每一所述集成电路中，所述导线由所 述芯片延伸至一打线区域(b。
8、onding area)，而所述打线区域位于所述预设范围中，且与所 述边界间隔所述预设距离。 0008 根据该具体实施方式，在该半导体装置中，还包含：复数个延伸区段，对应于各所 述集成电路；各所述延伸区段于所述对应集成电路中跨越所述边界并耦接所述导线的其中 之一，且各所述延伸区段的宽度小于各所述导线的宽度。 说 明 书CN 102468262 A 2/4页 4 0009 优选地，在该半导体装置中，还包含：复数个外侧区段，对应于各所述集成电路； 各所述外侧区段设于所述对应集成电路的所述预设范围之外，各所述外侧区段耦接所述延 伸区段的其中之一。 0010 优选地，在该半导体装置中，所述导线、所述延。
9、伸区段与所述外侧区段设于同一导 体层。 0011 根据该具体实施方式，在该半导体装置中，所述基底是胶卷基底(filmbase)。 0012 根据该具体实施方式，在该半导体装置中，各所述集成电路的所述边界是冲裁的 切割线(cut line)。 0013 在本发明另一实施例中，每一集成电路还对应复数个延伸区段与外侧区段。各外 侧区段设于预设范围之外，经由跨越边界的延伸区段耦接至导线。各延伸区段的宽度小于 导线的宽度。 0014 为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例， 并配合所附图式，作详细说明如下。 附图说明 0015 图1示出了一个基于可挠性基底的半导体装置。 。
10、0016 图2与图3示出了本发明的不同实施例。 0017 图4是比较图1至图3的实施例。 具体实施方式 0018 请参考图1，其所示出的是一传统的胶卷上芯片构装的半导体装置10。半导体装 置10有复数个集成电路12形成于一可挠性的基底14上，各集成电路12的范围由一对应 的切割线18所定义。各个集成电路12内具有一芯片16与复数个导线L0；各导线L0形成 于基底14的导体层(如一铜导体层)，由芯片16向外延伸，使芯片16得以经由各导线L0 耦接至其它外界电路。如图1所示，在传统半导体装置10的各集成电路12中，导线L0会 跨越切割线18而延伸至切割线18之外。 0019 当要将各集成电路12由。
11、基底14上分离出来时，半导体装置10会被放置于冲裁 机台11上，冲裁机台11的冲裁头13会沿着切割线18将各集成电路12由基底14切割下 来。不过，就如图1所示，由于导线L0延伸至切割线18之外，故在冲裁时，冲裁头13会连 导线L0一并切割，而导线L0的导电物质就会残留在冲裁机台11上。此导电物质残留会污 染集成电路12；当残留物质充塞在两导线之间时，会将原本应绝缘的两导线错误地短路在 一起，使集成电路12无法正常运作。 0020 为克服半导体装置10容易造成残留的缺点，本发明提供一种具有较佳导线配置 的半导体装置。请参考图2，其所示出的即是依据本发明一实施例的半导体装置20。半导 体装置20。
12、可以是一胶卷上芯片构装的半导体装置，或是一卷带载体构装的半导体装置。半 导体装置20具有复数个集成电路22，形成于一基底24上；基底24可以是一可挠性的基底， 例如胶卷基底或卷带基底。 0021 半导体装置20的各集成电路22中设有一芯片26及复数个导线L1。芯片26设于 基底24的一预设范围30内；预设范围30由边界28环绕，此边界28可以是冲裁的切割线。 说 明 书CN 102468262 A 3/4页 5 各导线L1设于预设范围30内，每一导线L1耦接芯片26(例如耦接至芯片26的接垫)，并 由芯片26朝向边界28延伸，使芯片26得以经由各导线L1耦接至其它外界电路(例如其 它的芯片、集。
13、成电路及/或电路板等等)，与外界电路交换信号数据，并取得运作所需的电 力。 0022 不过，如图2所示，在本发明中，各导线L1会与边界28间隔一预设距离d，不会和 边界28接触。各导线L1可以形成于基底24的导体层(例如一铜导体层)，并由芯片26向 外延伸至一打线区域R；各导线L1即是在此打线区域R中以附加的导电结构(如各向异性 导电胶，anisotropicconductive film，ACF)耦接其它外界电路。由于导线L1与边界28 间隔距离d，打线区域R也会位在预设范围30内，与边界28间隔距离d。 0023 由于集成电路22的各导线L1并未接触或跨越边界28，当集成电路22由基底24。
14、 被冲裁下来时，各导线L1不会与冲裁机台的冲裁头接触，也就不会将导电物质残留于冲裁 机台上。这样一来，不仅能避免导线残留对集成电路22的影响，也能降低冲裁加工的时间 与成本，因为不需要频繁地清除冲裁机台上的残留。 0024 请参考图3，其所示出的是依据本发明另一实施例的半导体装置30。类似半导体 装置20，半导体装置30也可以是一胶卷上芯片构装的半导体装置。半导体装置30具有复 数个集成电路32，形成于一基底34上，例如一可挠性的胶卷基底。 0025 半导体装置30的各集成电路32中设有一芯片36及复数个导线L2a与L2b，边界 38定义出集成电路32所在的范围40；边界38可以是冲裁的切割线。
15、。芯片36与各导线L2a 与L2b设于范围40内，各导线L2a与L2b耦接芯片36，并由芯片36朝向边界38延伸至打 线区域R，使芯片36得以经由各导线L2a与L2b耦接至其它外界电路，像是其它芯片、集成 电路及/或电路板等等，以便与外界电路交换信号数据，并取得运作所需的电力。 0026 类似图2实施例，在本发明半导体装置30的各个集成电路32中，各导线L2a与 L2b会与边界38间隔一预设距离d，不会接触边界38。另外，对应各集成电路32，基底34 上还可形成复数个延伸区段TC与外侧区段TP。各外侧区段TP设置在范围40之外，与边界 38间隔一预设距离d；距离d与d可以相等或不相等。各延伸区。
16、段TC则跨越边界38，其 两端分别位于边界38的相异两侧，一端耦接至一导线L2a，另一端耦接一外侧区段TP；例如 说，各个外侧区段TP、延伸区段TC与导线L2a可以形成于基底34的同一导体层。如此，各 外侧区段TP便可经由延伸区段TC的桥接而耦接至一对应的导线L2a，使芯片36也可经由 各外侧区段TP耦接至其它外界电路。 0027 例如说，外侧区段TP上可设置测试接垫(test pad)；在半导体装置30出厂前而 各集成电路32尚未被冲裁分离时，测试机台可经由探针耦接各集成电路32所对应的外侧 区段TP，以和集成电路32中的芯片36交换数据信号，由此测试集成电路32的功能是否正 常。完成测试后。
17、，集成电路32会沿着边界38被冲裁下来，而在边界38之外的外侧区段TP 与部分的延伸区段TP也就会被切离至集成电路32之外。 0028 如图3所示，为了减少冲裁机台的导电物质残留，延伸区段TC的宽度(也就是沿 边界38的截面尺寸)w1可以小于导线L2a的宽度w2，也可小于外侧区段TP的宽度w3。当 冲裁机台沿着边界38将集成电路32由基底34切离时，由于冲裁机台只会切过较窄的延伸 区段TC，如此便可尽量减少冲裁机台上的导电物质残留。 0029 在图3实施例中，可经由各集成电路32对应的外侧区段TP进行测试。在图2实 说 明 书CN 102468262 A 4/4页 6 施例中，则可经由各集成电。
18、路22的导线L1进行测试；也就是说，测试机台的探针可耦接至 各导线L1，和集成电路22中的芯片26交换信号数据，以测试集成电路22的功能。 0030 请参考图4，其所示出的是集成电路12、22与32(请一并参考图1至图3)在边界 附近的结构示意图。如图4所示，集成电路12的导线L0在其边界(切割线)的截面尺寸 最大，代表其会在冲裁机台上留下最多的残留导电物质。相比之下，在本发明集成电路32 中，由于只有较窄的延伸区段TC会延伸至边界，故集成电路32沿边界的导电物质截面尺寸 就会被缩减，可有效减少冲裁机台上的残留。更进一步地，本发明集成电路22中的各导线 L1皆不会延伸至边界，可避免冲裁机台的导。
19、电物质残留。 0031 总结来说，相比于现有技术，本发明可有效降低或避免冲裁机台的导电物质残留， 不仅可防范导电物质残留所导致的集成电路短路错误，也可提高冲裁加工的效率。 0032 虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，本领域任何技 术人员在不脱离本发明的精神和范围内，当可作某些更动与润饰，因此本发明的保护范围 当视后附的权利要求书所保护的范围者为准。 0033 主要元件符号说明 0034 10、20、30 半导体装置 11 冲裁机台 0035 12、22、32 集成电路 13 冲裁头 0036 14、24、34 基底 16、26、36 芯片 0037 18 切割线 28、38 边界 0038 30、40 范围 L0、L1、L2a-L2b 导线 0039 d、d 距离 R 打线区域 0040 w1-w3 宽度。 说 明 书CN 102468262 A 1/2页 7 图1 图2 说 明 书 附 图CN 102468262 A 2/2页 8 图3 图4 说 明 书 附 图CN 102468262 A 。