半导体存储装置的占空比校正电路.pdf

摘要
申请专利号：	CN201110051002.X	申请日：	2011.03.03
公开号：	CN102468824A	公开日：	2012.05.23
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H03K 3/017申请日:20110303\|\|\|公开
IPC分类号：	H03K3/017	主分类号：	H03K3/017
申请人：	海力士半导体有限公司
发明人：	李惠英
地址：	韩国京畿道
优先权：	2010.10.29 KR 10-2010-0106906
专利代理机构：	北京弘权知识产权代理事务所(普通合伙) 11363	代理人：	郭放;张文
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内容摘要

本发明提供一种半导体存储装置的占空比校正电路，包括：占空比校正单元，被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。

权利要求书

1：一种半导体存储装置的占空比校正电路，包括：占空比校正单元，所述占空比校正单元被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将所输入的时钟的占空比校正为落在所确定的所述占空比校正范围内，并产生占空比校正时钟；占空比检测单元，所述占空比检测单元被配置为检测所述占空比校正时钟的占空比，并输出第一占空比检测信号；以及占空比校正码发生单元，所述占空比校正码发生单元被配置为基于所述第一占空比检测信号来产生所述占空比校正码。2：如权利要求 1 所述的占空比校正电路，其中，所述占空比校正单元包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为响应于所述占空比校正范围控制信号来确定所述占空比校正范围；以及占空比校正操作执行部，所述占空比校正操作执行部被配置为基于所述占空比校正码来将所输入的所述时钟的占空比校正为落在所确定的所述占空比校正范围内，并产生所述占空比校正时钟。3：如权利要求 2 所述的占空比校正电路，其中，所述占空比校正范围设置部响应于所述占空比校正范围控制信号来确定延迟时间，将所述时钟延迟所确定的所述延迟时间，并产生延迟时钟。4：如权利要求 3 所述的占空比校正电路，其中，所述占空比校正范围设置部包括：第一延迟级，所述第一延迟级被配置为将所述时钟延迟，并产生第一延迟信号；第二延迟级，所述第二延迟级被配置为将所述第一延迟信号延迟，并产生第二延迟信号；以及选择级，所述选择级被配置为响应于所述占空比校正范围控制信号来输出所述第一延迟信号或所述第二延迟信号作为所述延迟时钟。5：如权利要求 3 所述的占空比校正电路，其中，所述占空比校正操作执行部基于所述占空比校正码来产生所述占空比校正时钟，所述占空比校正时钟在所述时钟的转变时刻与所述延迟时钟的转变时刻之间转变。6：如权利要求 5 所述的占空比校正电路，其中，所述占空比校正操作执行部产生所述占空比校正时钟，所述占空比校正时钟具有基于所述占空比校正码而处在所述时钟的上升沿与所述延迟时钟的上升沿之间的上升沿和基于所述占空比校正码而处在所述时钟的下降沿与所述延迟时钟的下降沿之间的下降沿。7：如权利要求 5 所述的占空比校正电路，其中，所述占空比校正操作执行部包括：第一公共节点驱动级，所述第一公共节点驱动级被配置为基于所述占空比校正码和所述时钟来传送用于驱动公共节点的第一上拉驱动力和第一下拉驱动力；第二公共节点驱动级，所述第二公共节点驱动级被配置为基于所述占空比校正码和所述延迟时钟来传送用于驱动所述公共节点的第二上拉驱动力和第二下拉驱动力；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压，并输出所述占空比校正时钟。8：如权利要求 7 所述的占空比校正电路，其中，所述第一公共节点驱动级包括：固定驱动部件，所述固定驱动部件被配置为响应于所述时钟来驱动所述公共节点；以及 2 可变驱动部件，所述可变驱动部件被配置为基于所述占空比校正码和所述时钟来驱动所述公共节点。9：如权利要求 8 所述的占空比校正电路，其中，所述可变驱动部件包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。10：如权利要求 9 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在从所述占空比校正码输入的比特的电平与所述时钟的电平彼此相同时驱动所述公共节点。11：如权利要求 10 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在所述占空比校正码中的所输入的比特具有高电平且所述时钟具有高电平时将所述第一下拉驱动力传送至所述公共节点，而在所述占空比校正码中的所输入的比特具有低电平且所述时钟具有低电平时将所述第一上拉驱动力传送至所述公共节点。12：如权利要求 7 所述的占空比校正电路，其中，所述第二公共节点驱动级包括：固定驱动部件，所述固定驱动部件被配置为响应于所述延迟时钟来驱动所述公共节点；以及可变驱动部件，所述可变驱动部件被配置为基于所述占空比校正码和所述延迟时钟来驱动所述公共节点。13：如权利要求 12 所述的占空比校正电路，其中，所述可变驱动部件包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述延迟时钟，以及其中，所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。14：如权利要求 13 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在所述占空比校正码中的所输入的比特的电平与所述延迟时钟的电平彼此相同时驱动所述公共节点。15：如权利要求 14 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在所述占空比校正码中的所输入的比特具有高电平且所述延迟时钟具有高电平时将所述第二下拉驱动力传送至所述公共节点，而在所述占空比校正码中的所输入的比特具有低电平且所述延迟时钟具有低电平时将所述第二上拉驱动力传送至所述公共节点。16：如权利要求 1 所述的占空比校正电路，其中，所述占空比检测单元还被配置为输出第二占空比检测信号，以及所述占空比检测单元在所述占空比校正时钟的高电平持续时间和低电平持续时间之中所述高电平持续时间比所述低电平持续时间长时将所述第一占空比检测信号使能，而在所述占空比校正时钟的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长时将所述第二占空比检测信号使能。17：如权利要求 1 所述的占空比校正电路，其中，所述占空比校正码发生单元基于所述占空比检测信号来增加或减少所述占空比校正码的码值。18：一种半导体存储装置的占空比校正电路，包括：占空比检测单元，所述占空比检测单元被配置为检测占空比校正时钟的占空比，并将 3 第一占空比检测信号或第二占空比检测信号使能；占空比校正码发生单元，所述占空比校正码发生单元被配置为响应于所述第一占空比检测信号和所述第二占空比检测信号来增加和减少占空比校正码的码值；以及占空比校正单元，所述占空比校正单元被配置为通过将时钟延迟来产生延迟时钟，响应于所述时钟和所述占空比校正码来将用于确定公共节点的电压电平的第一上拉驱动力和第一下拉驱动力传送至所述公共节点，响应于所述延迟时钟和所述占空比校正码来将用于确定所述公共节点的电压电平的第二上拉驱动力和第二下拉驱动力传送至所述公共节点，并通过驱动所述公共节点的电压来产生所述占空比校正时钟。19：如权利要求 18 所述的占空比校正电路，其中，所述占空比校正单元包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为响应于占空比校正范围控制信号来确定用于延迟所述时钟的延迟时间，将所述时钟延迟所确定的所述延迟时间，并产生所述延迟时钟；第一公共节点驱动级，所述第一公共节点驱动级被配置为基于所述占空比校正码来确定所述第一下拉驱动力和所述第一上拉驱动力的大小，响应于所述时钟的电平来选择所述第一下拉驱动力或所述第一上拉驱动力，并将所选中的驱动力传送至所述公共节点；第二公共节点驱动级，所述第二公共节点驱动级被配置为基于所述占空比校正码来确定所述第二下拉驱动力和所述第二上拉驱动力的大小，响应于所述延迟时钟的电平来选择所述第二下拉驱动力或所述第二上拉驱动力，并将所选中的驱动力传送至所述公共节点；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压电平并产生所述占空比校正时钟。20：如权利要求 19 所述的占空比校正电路，其中，所述占空比校正范围设置部包括：串联耦接的多个延迟级；以及选择级，所述选择级被配置为响应于所述占空比校正范围控制信号来将所述多个延迟级的各个输出信号中的一个输出作为所述延迟时钟，并且其中，串联耦接的所述多个延迟级之中的开始的延迟级接收所述时钟。21：如权利要求 19 所述的占空比校正电路，其中，所述第一公共节点驱动级基于所述占空比校正码来确定所述第一下拉驱动力和所述第一上拉驱动力，在所述时钟的电平为高电平时将大小已被确定的所述第一下拉驱动力传送至所述公共节点，而在所述时钟的电平为低电平时将大小已被确定的所述第一上拉驱动力传送至所述公共节点。22：如权利要求 21 所述的占空比校正电路，其中，在所述第一公共节点驱动级中，在所述第一下拉驱动力基于所述占空比校正码的码值而增加时所述第一上拉驱动力降低，而在所述第一下拉驱动力基于所述占空比校正码的码值而降低时所述第一上拉驱动力增加。23：如权利要求 22 所述的占空比校正电路，其中，所述第一公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。其中，所述多个可变单位驱动部件的每个24：如权利要求 23 所述的占空比校正电路， 4 都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为在所述时钟具有低电平且所述占空比校正码中的所输入的比特的电平具有低电平时将所述公共节点上拉。25：如权利要求 24 所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。26：如权利要求 19 所述的占空比校正电路，其中，所述第二公共节点驱动级基于所述占空比校正码来确定所述第二下拉驱动力和所述第二上拉驱动力，在所述延迟时钟的电平为高电平时将大小已被确定的所述第二下拉驱动力传送至所述公共节点，而在所述延迟时钟的电平为低电平时将大小已被确定的所述第二上拉驱动力传送至所述公共节点。27：如权利要求 26 所述的占空比校正电路，其中，在所述第二公共节点驱动级中，在所述第二下拉驱动力基于所述占空比校正码的码值而增加时所述第二上拉驱动力降低，而在所述第二下拉驱动力基于所述占空比校正码的码值而降低时所述第二上拉驱动力增加。28：如权利要求 27 所述的占空比校正电路，其中，所述第二公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述延迟时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。29：如权利要求 28 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述延迟时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为当所述延迟时钟具有低电平且所述占空比校正码中的所输入的比特的电平具有低电平时将所述公共节点上拉。30：如权利要求 29 所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。31：一种半导体存储装置的占空比校正电路，包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，所述公共节点电压确定部被配置为在所述时钟与所述延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在所述时钟与所述延迟时钟的电平彼此不同时根据所述占空比校正码并响应于所述上拉驱动力和所述下拉驱动力两者来确定所述公共节点的电压电平；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压电平并输出占空比校正时钟。32：如权利要求 31 所述的占空比校正电路，其中，所述占空比校正范围设置部将所述时钟延迟响应于占空比校正范围控制信号而确定的延迟时间，并产生所述延迟时钟。33：如权利要求 31 所述的占空比校正电路，其中，所述公共节点电压确定部包括：第一公共节点驱动级，所述第一公共节点驱动级被配置为响应于所述时钟的电平来将第一下拉驱动力或第一上拉驱动力传送至所述公共节点，并基于所述占空比校正码来确定 5 所述第一下拉驱动力和所述第一上拉驱动力的大小；以及第二公共节点驱动级，所述第二公共节点驱动级被配置为响应于所述延迟时钟的电平来将第二下拉驱动力或第二上拉驱动力传送至所述公共节点，并基于所述占空比校正码来确定所述第二下拉驱动力和所述第二上拉驱动力的大小。34：如权利要求 33 所述的占空比校正电路，其中，在所述时钟具有高电平时，所述第一公共节点驱动级选择所述第一下拉驱动力，基于所述占空比校正码的码值来确定所述第一下拉驱动力的大小，并将大小已被确定的所述第一下拉驱动力传送至所述公共节点，以及在所述时钟具有低电平时，所述第一公共节点驱动级选择所述第一上拉驱动力，基于所述占空比校正码的码值来确定所述第一上拉驱动力的大小，并将大小已被确定的所述第一上拉驱动力传送至所述公共节点。35：如权利要求 34 所述的占空比校正电路，其中，在所述第一公共节点驱动级中，在所述第一下拉驱动力基于所述占空比校正码的码值而增加时所述第一上拉驱动力降低，而在所述第一下拉驱动力基于所述占空比校正码的码值而降低时所述第一上拉驱动力增加。36：如权利要求 35 所述的占空比校正电路，其中，所述第一公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。37：如权利要求 36 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为在所述时钟具有低电平且所述占空比校正码中的所输入的比特的电平具有低电平时将所述公共节点上拉。38：如权利要求 37 所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。39：如权利要求 31 所述的占空比校正电路，其中，在所述延迟时钟具有高电平时，所述第二公共节点驱动级选择所述第二下拉驱动力，基于所述占空比校正码的码值来确定所述第二下拉驱动力的大小，并将大小已被确定的所述第二下拉驱动力传送至所述公共节点，以及在所述延迟时钟具有低电平时，所述第二公共节点驱动级选择所述第二上拉驱动力，基于所述占空比校正码的码值来确定所述第二上拉驱动力的大小，并将大小已被确定的所述第二上拉驱动力传送至所述公共节点。40：如权利要求 39 所述的占空比校正电路，其中，在所述第二公共节点驱动级中，在所述第二下拉驱动力基于所述占空比校正码的码值而增加时所述第二上拉驱动力降低，而在所述第二下拉驱动力基于所述占空比校正码的码值而降低时所述第二上拉驱动力增加。41：如权利要求 40 所述的占空比校正电路，其中，所述第二公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述延迟时钟，以及 6 所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。42：如权利要求 41 所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述延迟时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为当所述延迟时钟具有低电平且所述占空比校正码中的所输入的比特的电平具有低电平时将所述公共节点上拉。43：如权利要求 42 所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。

说明书

半导体存储装置的占空比校正电路
    相关申请的交叉引用
     本申请要求 2010 年 10 月 29 日向韩国知识产权局提交的韩国申请 No.10-2010-0106906 的优先权，其全部内容通过引用合并在本文中。
     技术领域本发明涉及半导体集成电路，更具体而言涉及应用在半导体存储装置中的占空比校正电路。
     背景技术半导体存储装置从外部接收时钟并与输入的时钟同步地操作。如果从外部输入的时钟的占空比不正确，则半导体存储装置难以正常操作。因此，为了避免从外部输入的时钟的占空比变得不准确的情形，设计了一种用于校正时钟的占空比的电路并将其应用在半导体存储装置中。总体来说，用于在半导体存储装置中校正时钟的占空比的电路被称为占空比校正电路。
     当半导体存储装置以高速操作时，输入高频外部时钟。就这点而言，为了确保以高速操作的半导体存储装置的稳定操作，必须确保用于校正时钟的占空比的占空比校正电路的操作稳定性。此外，为了符合半导体存储装置向低功耗和高面积效率的发展趋势，在本技术领域中需要一种能够降低功耗并具有提高的面积效率的占空比校正电路。
     发明内容本文描述了一种半导体存储装置的占空比校正电路，所述占空比校正电路即使在高频时钟的情况下仍能够确保稳定的占空比校正操作，降低功耗并提高面积效率。
     在本发明的一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比校正单元，被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。
     在本发明的另一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比检测单元，被配置为检测占空比校正时钟的占空比，并将第一占空比检测信号或第二占空比检测信号使能；占空比校正码发生单元，被配置为响应于第一占空比检测信号和第二占空比检测信号来增加和减少占空比校正码的码值；以及占空比校正单元，被配置为通过将时钟延迟而产生延迟时钟，响应于时钟和占空比校正码来将用于确定公共节点的电压电平的第一上拉驱动力和第一下拉驱动力传送至公共节点，响应于延迟时钟和占空比校正码来将用于确定公共节点的电压电平的第二上拉驱动力和第二下拉驱动力传送至公共节点，并通过驱动公共节点的电压来产生占空比校正时钟。
     在本发明的另一个实施例中，一种半导体存储装置的占空比校正电路包括：占空
     比校正范围设置部，被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，被配置为在时钟与延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在时钟与延迟时钟的电平彼此不同时基于占空比校正码并响应于上拉驱动力和下拉驱动力这两者来确定公共节点的电压电平；以及驱动器，被配置为驱动公共节点的电压电平并输出占空比校正时钟。附图说明结合附图来描述本发明的特征、方面和实施例，在附图中：
     图 1 是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图；
     图 2 是示意性地说明图 1 所示的占空比校正单元的结构图；
     图 3 是示意性地说明 2 图所示的占空比校正范围设置部的结构图；
     图 4 是示意性地说明图 2 所示的占空比校正操作执行部的结构图；
     图 5 是示意性地说明图 4 所示的固定驱动部件的结构图；以及
     图 6 是解释根据本发明的所述实施例的半导体存储装置的占空比校正电路的操作的时序图。
     具体实施方式下面将参照附图通过示例性实施例来描述根据本发明的半导体存储装置的占空比校正电路。
     图 1 是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图。参见图 1，根据本发明的一个实施例的半导体存储装置的占空比校正电路包括占空比检测单元 100、占空比校正码发生单元 200 和占空比校正单元 300。
     占空比检测单元 100 被配置为检测占空比校正时钟 CLK_dcc 的占空比，并输出占空比信息 DETH 和 DETL。占空比信息 DETH 和 DETL 包括第一占空比检测信号 DETH 和第二占空比检测信号 DETL。例如，当在占空比校正时钟 CLK_dcc 的高电平持续时间和低电平持续时间之中所述高电平持续时间比所述低电平持续时间长时，占空比检测单元 100 将第一占空比检测信号 DETH 使能。另一方面，当在占空比校正时钟 CLK_dcc 的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长时，占空比检测单元 100 将第二占空比检测信号 DETL 使能。
     占空比校正码发生单元 200 被配置为基于占空比信息 DETH 和 DETL 来产生占空比校正码 DCC_code<0:4>。换言之，占空比校正码发生单元 200 响应于占空比信息 DETH 和 DETL 来增加或减少占空比校正码 DCC_code<0:4> 的码值。例如，如果输入的是这样的信息，即在占空比校正时钟 CLK_dcc 的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长，也就是说，如果第二占空比检测信号 DETL 被使能，则占空比校正码发生单元 200 增加占空比校正码 DCC_code<0:4> 的码值。此外，如果输入的是这样的信息，即占空比校正时钟 CLK_dcc 的高电平持续时间比占空比校正时钟 CLK_dcc 的低电平持续时间长，也就是说，如果第一占空比检测信号 DETH 被使能，则占空比校正码发生单元 200 减少占空比校正码 DCC_code<0:4> 的码值。
     占空比校正单元 300 被配置为响应于占空比校正范围控制信号 DCCrange_ctrl 来确定占空比校正范围，将输入的时钟 CLK 的占空比校正为落在基于占空比校正码 DCC_ code<0:4> 所确定的占空比校正范围之内，并产生占空比校正时钟 CLK_dcc。
     图 2 是示意性地说明图 1 所示的占空比校正单元的结构图。参见图 2，占空比校正单元 300 包括占空比校正范围设置部 310 和占空比校正操作执行部 320。
     占空比校正范围设置部 310 被配置为响应于占空比校正范围控制信号 DCCrange_ ctrl 来确定占空比校正范围。例如，占空比校正范围设置部 310 响应于占空比校正范围控制信号 DCCrange_ctrl 来确定延迟时间，将时钟 CLK 延迟预定的延迟时间，并产生延迟时钟 CLK_d。
     占空比校正操作执行部 320 被配置为基于占空比校正码 DCC_code<0:4> 来将输入时钟 CLK 的占空比校正为落在所确定的占空比校正范围之内，并产生占空比校正时钟 CLK_ dcc。例如，占空比校正操作执行部 320 基于占空比校正码 DCC_code<0:4> 来产生在时钟 CLK 的转变时刻与延迟时钟 CLK_d 的转变时间之间转变的占空比校正时钟 CLK_dcc。也就是说，占空比校正操作执行部 320 基于占空比校正码 DCC_code<0:4> 来产生占空比校正时钟 CLK_dcc，所述占空比校正时钟 CLK_dcc 具有处在时钟 CLK 的上升沿与延迟时钟 CLK_d 的上升沿之间的上升沿和处在时钟 CLK 的下降沿与延迟时钟 CLK_d 的下降沿之间的下降沿。
     图 3 是示意性地说明图 2 所示的占空比校正范围设置部的结构图。参见图 3，占空比校正范围设置部 310 包括第一延迟级 311、第二延迟级 312 和选择级 313。
     第一延迟级 311 被配置为将时钟 CLK 延迟并产生第一延迟信号 dl_1。
     第二延迟级 312 被配置为将第一延迟信号 dl_1 延迟并产生第二延迟信号 dl_2。
     选择级 313 被配置为响应于占空比校正范围控制信号 DCCrange_ctrl 来选择第一延迟信号 dl_1 和第二延迟信号 dl_2 中的一个，并将所选中的信号输出作为延迟时钟 CLK_d。选择级 313 可以被实现为多路复用器。图 3 示出了占空比校正范围设置部 310 的一个实施例。就这点而言，本领域技术人员能容易了解的是，占空比校正范围设置部 310 可以用这样的方式来被配置：串联地耦接多个延迟级，并且基于占空比校正范围控制信号 DCCrange_ctrl 将所述多个延迟级的输出信号中的一个输出作为延迟时钟 CLK_d。
     图 4 是示意性地说明图 2 所示的占空比校正操作执行部的结构图。参见图 4，占空比校正操作执行部 320 包括第一公共节点驱动级 321、第二公共节点驱动级 322 和驱动器 323。
     第一公共节点驱动级 321 被配置为基于占空比校正码 DCC_code<0:4> 和时钟 CLK 来将用于驱动公共节点 common_node 的第一上拉驱动力和第一下拉驱动力传送至公共节点 common_node。例如，第一公共节点驱动级 321 基于占空比校正码 DCC_code<0:4> 来确定第一下拉驱动力和第一上拉驱动力的大小，响应于时钟 CLK 的电平来选择第一下拉驱动力或第一上拉驱动力，并将所选中的驱动力传送至公共节点 common_node。详细而言，第一公共节点驱动级 321 基于占空比校正码 DCC_code<0:4> 确定第一下拉驱动力和第一上拉驱动力的大小，并在当时钟 CLK 具有高电平时将第一下拉驱动力传送至公共节点 common_node。第一公共节点驱动级 321 在当时钟 CLK 具有低电平时将大小已被确定的第一上拉驱动力传送至公共节点 common_node。如果第一下拉驱动力基于占空比校正码 DCC_code<0:4> 的码值而增加，则第一上拉驱动力降低；而如果第一下拉驱动力基于占空比校正码 DCC_code<0:4> 的码值而降低，则第一上拉驱动力增加。
     第一公共节点驱动级 321 包括第一固定驱动部件 321-1 和第一可变驱动部件 321-2。
     第一固定驱动部件 321-1 被配置为响应于时钟 CLK 来驱动公共节点 common_node，而不管占空比校正码 DCC_code<0:4> 如何。
     第一可变驱动部件 321-2 被配置为基于占空比校正码 DCC_code<0:4> 和时钟 CLK 来驱动公共节点 common_node。
     第一可变驱动部件 321-2 包括接收占空比校正码 DCC_code<0:4> 的各个比特以及时钟 CLK 的第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5。第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 的各个输出端子被耦接至公共节点 common_node。
     第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的比特的电平与时钟 CLK 的电平彼此相同时驱动公共节点 common_node。例如，第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的比特具有高电平且时钟 CLK 具有高电平时将第一下拉驱动力传送至公共节点 common_node，而在当从占空比校正码 DCC_ code<0:4> 输入的比特具有低电平且时钟 CLK 具有低电平时将第一上拉驱动力传送至公共节点 common_node。第二公共节点驱动级 322 被配置为基于占空比校正码 DCC_code<0:4> 和延迟时钟 CLK_d 来将用于驱动公共节点 common_node 的第二上拉驱动力和第二下拉驱动力传送至公共节点 common_node。例如，第二公共节点驱动级 322 基于占空比校正码 DCC_code<0:4> 来确定第二下拉驱动力和第二上拉驱动力的大小，响应于延迟时钟 CLK_d 的电平来选择第二下拉驱动力或第二上拉驱动力，并将所选中的驱动力传送至公共节点 common_node。详细而言，第二公共节点驱动级 322 基于占空比校正码 DCC_code<0:4> 确定第二下拉驱动力和第二上拉驱动力的大小，并在当延迟时钟 CLK_d 具有高电平时将第二下拉驱动力传送至公共节点 common_node。第二公共节点驱动级 322 在当延迟时钟 CLK_d 具有低电平时将大小已被确定的第二上拉驱动力传送至公共节点 common_node。如果第二下拉驱动力基于占空比校正码 DCC_code<0:4> 的码值而增加，则第二上拉驱动力降低；而如果第二下拉驱动力基于占空比校正码 DCC_code<0:4> 的码值而降低，则第二上拉驱动力增加。
     第二公共节点驱动级 322 包括第二固定驱动部件 322-1 和第二可变驱动部件 322-2。
     第二固定驱动部件 322-1 被配置为响应于延迟时钟 CLK_d 驱动公共节点 common_ node，而不管占空比校正码 DCC_code<0:4> 如何。
     第二可变驱动部件 322-2 被配置为基于占空比校正码 DCC_code<0:4> 和延迟时钟 CLK_d 来驱动公共节点 common_node。
     第二可变驱动部件 322-2 包括接收占空比校正码 DCC_code<0:4> 的各个比特以及延迟时钟 CLK_d 的第六可变单位驱动部件 322-2-1 至第十可变单位驱动部件 322-2-5. 第六可变单位驱动部件 322-2-1 至第十可变单位驱动部件 322-2-5 的各个输出端子被耦接至公共节点 common_node。
     第六可变单位驱动部件 322-2-1 至第十可变单位驱动部件 322-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的比特的电平与延迟时钟 CLK_d 的电平彼此相同时驱动公共节点 common_node。例如，第六可变单位驱动部件 322-2-1 至第十可变单位驱动部件 322-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的比特具有高电平且延迟时钟 CLK_d 具有高电平时将第二下拉驱动力传送至公共节点 common_node，而在当从占空比校正码 DCC_code<0:4> 输入的比特具有低电平且延迟时钟 CLK_d 具有低电平时将第二上拉驱动力传送至公共节点 common_node。
     第一固定驱动部件 321-1 和第二固定驱动部件 322-1、以及第一至第十可变单位驱动部件 321-2-1 至 321-2-5 及 322-2-1 至 322-2-5 具有相同的配置但是具有不同的输入信号。
     由于第一固定驱动部件 321-1 和第二固定驱动部件 322-1、以及第一至第十可变单位驱动部件 321-2-1 至 321-2-5 和 322-2-1 至 322-2-5 以相同的方式来配置，因此下面将仅仅描述第一固定驱动部件 321-1 的配置。
     图 5 是示意性地说明图 4 所示的固定驱动部件的结构图。参见图 5，第一固定驱动部件 321-1 包括上拉驱动元件 321-1-1 和下拉驱动元件 321-1-2。上拉驱动元件 321-1-1 包括第一晶体管 P11 和第二晶体管 P12。第一晶体管 P11 具有与接地端子 VSS 相耦接的栅极和接收外部电压 VDD 的源极。第二晶体管 P12 具有接收时钟 CLK 的栅极、与第一晶体管 P11 的漏极相耦接的源极和与公共节点 common_node 相耦接的漏极。以此方式配置的上拉驱动元件 321-1-1 在当时钟 CLK 具有低电平时将外部电压 VDD 传送至公共节点 common_node。与此同时，由于第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 的上拉驱动元件每个都接收占空比校正码 DCC_code<0:4> 中的一个比特，而并不被耦接至接地端子 VSS，因此，第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的一个比特具有低电平且时钟 CLK 具有低电平时执行将外部电压 VDD 传送至公共节点 common_node 的上拉操作，以便提高公共节点 common_node 的电压电平。同时，第六可变单位驱动部件 322-2-1 至第十可变单位驱动部件 322-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的一个比特具有低电平且延迟时钟 CLK_d 具有低电平时执行将外部电压 VDD 传送至公共节点 common_node 的上拉操作，以便提高公共节点 common_node 的电压电平。
     下拉驱动元件 321-1-2 包括第三晶体管 N11 和第四晶体管 N12。第三晶体管 N11 具有被输入了时钟 CLK 的栅极和与公共节点 common_node 相耦接的漏极。第四晶体管 N12 具有被施加外部电压 VDD 的栅极、与第三晶体管 N11 的源极相耦接的漏极和与接地端子 VSS 相耦接的源极。以此方式配置的下拉驱动元件 321-1-2 在当时钟 CLK 具有高电平时将接地电压 VSS 传送至公共节点 common_node。同时，由于第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 的下拉驱动元件每个都接收占空比校正码 DCC_code<0:4> 之中的一个比特而非外部电压 VDD，因此第一可变单位驱动部件 321-2-1 至第五可变单位驱动部件 321-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的一个比特具有高电平且时钟 CLK 具有高电平时执行使公共节点 common_node 的电流流向接地端子 VSS 的下拉操作，以便降低公共节点 common_node 的电压电平。同时，第六可变单位驱动部件 322-2-1 至第十可变单位驱动部件 322-2-5 每个都在当从占空比校正码 DCC_code<0:4> 输入的一个比特
     具有高电平和延迟时钟 CLK_d 具有高电平时执行使公共节点 common_node 的电流流向接地端子 VSS 的下拉操作，以便降低公共节点 common_node 的电压电平。
     构成第一可变单位驱动部件 321-2-1 至第十可变单位驱动部件 322-2-5 中的每个的上拉驱动元件和下拉驱动元件共同地接收占空比校正码 DCC_code<0:4> 的一个比特。
     驱动器 323 被配置为驱动公共节点 common_node 的电压并输出占空比校正时钟 CLK_dcc。
     下面将描述如上述配置的根据本发明的实施例的半导体存储装置的占空比校正电路的操作。
     参见图 1，占空比检测单元 100 检查占空比校正时钟 CLK_dcc 的占空比，即，比较占空比校正时钟 CLK_dcc 的高电平持续时间的长度与低电平持续时间的长度，并在当高电平持续时间比低电平持续时间长时将第一占空比检测信号 DETH 使能。与此同时，占空比检测单元 100 在当低电平持续时间比高电平持续时间长时将第二占空比检测信号 DETL 使能。
     占空比校正码发生单元 200 响应于第一占空比检测信号 DETH 和第二占空比检测信号 DETL 来产生占空比校正码 DCC_code<0:4>。
     占空比校正单元 300 基于占空比校正码 DCC_code<0:4> 来校正时钟 CLK 的占空比，并输出校正的时钟 CLK 作为占空比校正时钟 CLK_dcc。占空比校正单元 300 通过基于占空比校正码 DCC_code<0:4> 来增加或减少时钟 CLK 的高电平持续时间的长度而输出占空比校正时钟 CLK_dcc。下面将参照图 2 描述占空比校正单元 300 的操作。
     占空比校正范围设置部 310 响应于占空比校正范围控制信号 DCCrange_ctrl 来确定延迟时间，将时钟 CLK 延迟所确定的延迟时间，并产生延迟时钟 CLK_d。
     占空比校正操作执行部 320 产生在时钟 CLK 的上升沿与延迟时钟 CLK_d 的上升沿之间具有上升沿的占空比校正时钟 CLK_dcc，并产生在时钟 CLK 的下降沿与延迟时钟 CLK_d 的下降沿之间具有下降沿的占空比校正时钟 CLK_dcc。占空比校正操作执行部 320 以此方式操作以便根据占空比校正码 DCC_code<0:4> 的码值来确定占空比校正时钟 CLK_dcc 的高电平持续时间的长度。
     下面将描述根据占空比校正码 DCC_code<0:4> 的码值来延长或减少占空比校正时钟 CLK_dcc 的高电平持续时间的操作。
     假设图 4 所示的第一至第十可变单位驱动部件 321-2-1 至 321-2-5 和 322-2-1 至 322-2-5 的上拉驱动力和下拉驱动力彼此具有相同的配置。
     首先，将描述将占空比校正时钟 CLK_dcc 的高电平持续时间延长的操作。假设占空比校正码 DCC_code<0:4> 的码值为 ‘1， 1， 1， 1， 0’ 。
     图 6 是解释根据本发明的实施例的半导体存储装置的占空比校正电路的操作的时序图。图 6A 示出了时钟 CLK 和延迟时钟 CLK_d。存在四个时间段，即：时间段 a，在时间段 a 中时钟具有高电平而延迟时钟 CLK_d 具有低电平；时间段 b，在时间段 b 中时钟 CLK 和延迟时钟 CLK_d 都具有高电平；时间段 c，在时间段 c 中时钟 CLK 具有低电平而延迟时钟 CLK_ d 具有高电平；以及时间段 d，在时间段 d 中时钟 CLK 和延迟时钟 CLK_d 都具有低电平。
     参见图 4，在时间段 a 中，接收时钟 CLK 和码值为 ‘1， 1， 1， 1， 0’的占空比校正码 DCC_code<0:4> 的第一公共节点驱动级 321 经由四个可变单位驱动部件将公共节点
     common_node 下拉，而第二公共节点驱动级 322 经由一个可变单位驱动部件将公共节点 common_node 上拉。因此，公共节点 common_node 的电压电平在与时钟 CLK 的上升沿靠近的时刻被降低。
     在时间段 b 中，第一公共节点驱动级 321 的四个可变单位驱动部件和第二公共节点驱动级 322 的四个可变单位驱动部件将公共节点 common_node 下拉。因此，公共节点 common_node 的电压电平保持降低。
     在时间段 c 中，第一公共节点驱动级 321 的一个可变单位驱动部件将公共节点 common_node 上拉，而第二公共节点驱动级 322 的四个可变单位驱动部件将公共节点 common_node 下拉。因此，公共节点 common_node 的降低了的电压电平一直被保持到与延迟时钟 CLK_d 的下降沿靠近的时刻为止。
     在时间段 d 中，第一公共节点驱动级 321 的一个可变单位驱动部件和第二公共节点驱动部件 322 的一个可变单位驱动部件将公共节点 common_node 上拉。
     即，公共节点 common_node 的电压电平在与时钟 CLK 的上升沿靠近的时刻被降低，且在与延迟时钟 CLK_d 的下降沿靠近的时刻被升高。
     由于驱动器 323 将公共节点 common_node 的电压电平反相并驱动公共节点 common_node 的电压电平，并输出占空比校正时钟 CLK_dcc，因此占空比校正的时钟 CLK_ dcc 具有处在时钟 CLK 的上升沿与延迟时钟 CLK_d 的上升沿之间的靠近时钟 CLK 的上升沿的上升沿、和处在时钟 CLK 的下降沿与延迟时钟 CLK_d 的下降沿之间的靠近延迟时钟 CLK_ d 的下降沿的下降沿。结果，占空比校正时钟 CLK_dcc 具有比时钟 CLK 的高电平持续时间延长的高电平持续时间。
     接下来，将描述将占空比校正时钟 CLK_dcc 的高电平持续时间减少的操作。假设占空比校正码 DCC_code<0:4> 的码值为 ‘0， 0， 0， 0， 1’ 。
     图 6B 示出了时钟 CLK 和延迟时钟 CLK_d。存在四个时间段，即：时间段 e，在时间段 e 中时钟具有高电平而延迟时钟 CLK_d 具有低电平；时间段 f，在时间段 f 中时钟 CLK 和延迟时钟 CLK_d 都具有高电平；时间段 g，在时间段 g 中时钟 CLK 具有低电平而延迟时钟 CLK_ d 具有高电平；以及时间段 h，在时间段 h 中时钟 CLK 和延迟时钟 CLK_d 都具有低电平。
     在时间段 e 中，第一公共节点驱动级 321 的一个可变单位驱动部件执行下拉操作，而第二公共节点驱动状态 322 的四个可变单位驱动部件执行上拉操作。公共节点 common_ node 的电压电平保持高电平直到与延迟时钟 CLK_d 的上升沿靠近的时刻为止。
     在时间段 f 中，第一公共节点驱动级 321 的一个可变单位驱动部件和第二公共节点驱动级 322 的一个可变单位驱动部件执行下拉操作。公共节点 common_node 的电压电平在与延迟时钟 CLK_d 的上升沿靠近的时刻被降低。
     在时间段 g 中，第一公共节点驱动级 321 的四个可变单位驱动部件执行上拉操作，而第二公共节点驱动级 322 的一个可变单位驱动部件执行下拉操作。因此，公共节点 common_node 的电压电平在与时钟 CLK 的下降沿靠近的时刻被升高。
     在时间段 h 中，第一公共节点驱动级 321 的四个可变单位驱动部件执行上拉操作，而第二公共节点驱动级 322 的四个可变单位驱动部件执行上拉操作。因此，公共节点 common_node 的升高了的电压电平被维持。
     由于驱动器 323 将公共节点 common_node 的电压电平反相并驱动公共节点common_node 的电压电平，并输出占空比校正时钟 CLK_dcc，因此占空比校正时钟 CLK_dcc 具有处在时钟 CLK 的上升沿与延迟时钟 CLK_d 的上升沿之间的靠近延迟时钟 CLK_d 的上升沿的上升沿、以及处在时钟 CLK 的下降沿与延迟时钟 CLK_d 的下降沿之间的靠近时钟 CLK 的下降沿的下降沿。结果，占空比校正时钟 CLK_dcc 具有比时钟 CLK 的高电平持续时间减少的高电平持续时间。
     由于第一公共节点驱动级 321 和第二公共节点驱动级 322 构成用于确定公共节点 common_node 的电压电平的电路，因此第一公共节点驱动级 321 和第二公共节点驱动级 322 可以共同被称为公共节点电压确定部。
     由上面的描述可以了解到，根据本发明的实施例的半导体存储装置的占空比校正电路被配置为相应地基于时钟的电平和通过将时钟进行延迟而获得的延迟时钟的电平，来传送上拉驱动力和下拉驱动力至公共节点，并能够基于占空比校正码来改变传送至公共节点的上拉驱动力和下拉驱动力的大小。因此，占空比已被校正的时钟即占空比校正时钟的上升沿出现在时钟的上升沿与延迟时钟的上升沿之间，而占空比校正时钟的下降沿出现在时钟的下降沿与延迟时钟的下降沿之间。此外，基于占空比校正码，占空比校正时钟的上升沿可以靠近时钟的上升沿或延迟时钟的上升沿而出现，而占空比校正时钟的下降沿可以靠近时钟的下降沿或延迟时钟的下降沿而出现。
     因此，在根据本发明的实施例的半导体存储装置的占空比校正电路中，占空比校正范围可以设定为处于时钟与延迟时钟的相位差之内，即处于将时钟延迟以产生延迟时钟所用的延迟时间之内，且占空比校正时钟的高电平持续时间可以根据作为数字码的占空比校正码的码值的增加或减少来增加和减少。
     因此，在根据本发明的实施例的半导体存储装置的占空比校正电路中，能够经由数字操作来实现高频时钟的稳定的占空比校正操作，降低了占空比校正的功耗，并可以提高面积效率。
     虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的半导体存储装置的占空比校正电路不应当基于所描述的实施例来限定。确切地说，本文描述的半导体存储装置的占空比校正电路应当仅仅根据所附权利要求书并与上面的描述和附图相结合来限定。

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1、(10)申请公布号 CN 102468824 A (43)申请公布日 2012.05.23 C N 1 0 2 4 6 8 8 2 4 A *CN102468824A* (21)申请号 201110051002.X (22)申请日 2011.03.03 10-2010-0106906 2010.10.29 KR H03K 3/017(2006.01) (71)申请人海力士半导体有限公司地址韩国京畿道 (72)发明人李惠英 (74)专利代理机构北京弘权知识产权代理事务所(普通合伙) 11363 代理人郭放张文 (54) 发明名称半导体存储装置的占空比校正电路 (57) 摘要本发明提供一。

2、种半导体存储装置的占空比校正电路，包括：占空比校正单元，被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。 (30)优先权数据 (51)Int.Cl. 权利要求书6页说明书8页附图5页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 6 页说明书 8 页附图 5 页 1/6页 2 1.一种半导体存储装置的占空。

3、比校正电路，包括：占空比校正单元，所述占空比校正单元被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将所输入的时钟的占空比校正为落在所确定的所述占空比校正范围内，并产生占空比校正时钟；占空比检测单元，所述占空比检测单元被配置为检测所述占空比校正时钟的占空比，并输出第一占空比检测信号；以及占空比校正码发生单元，所述占空比校正码发生单元被配置为基于所述第一占空比检测信号来产生所述占空比校正码。 2.如权利要求1所述的占空比校正电路，其中，所述占空比校正单元包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为响应于所述占空比校正范围控制信号来确。

4、定所述占空比校正范围；以及占空比校正操作执行部，所述占空比校正操作执行部被配置为基于所述占空比校正码来将所输入的所述时钟的占空比校正为落在所确定的所述占空比校正范围内，并产生所述占空比校正时钟。 3.如权利要求2所述的占空比校正电路，其中，所述占空比校正范围设置部响应于所述占空比校正范围控制信号来确定延迟时间，将所述时钟延迟所确定的所述延迟时间，并产生延迟时钟。 4.如权利要求3所述的占空比校正电路，其中，所述占空比校正范围设置部包括：第一延迟级，所述第一延迟级被配置为将所述时钟延迟，并产生第一延迟信号；第二延迟级，所述第二延迟级被配置为将所述第一延迟信号延迟，并产生第二延迟信。

5、号；以及选择级，所述选择级被配置为响应于所述占空比校正范围控制信号来输出所述第一延迟信号或所述第二延迟信号作为所述延迟时钟。 5.如权利要求3所述的占空比校正电路，其中，所述占空比校正操作执行部基于所述占空比校正码来产生所述占空比校正时钟，所述占空比校正时钟在所述时钟的转变时刻与所述延迟时钟的转变时刻之间转变。 6.如权利要求5所述的占空比校正电路，其中，所述占空比校正操作执行部产生所述占空比校正时钟，所述占空比校正时钟具有基于所述占空比校正码而处在所述时钟的上升沿与所述延迟时钟的上升沿之间的上升沿和基于所述占空比校正码而处在所述时钟的下降沿与所述延迟时钟的下降沿之间的下降沿。。

6、7.如权利要求5所述的占空比校正电路，其中，所述占空比校正操作执行部包括：第一公共节点驱动级，所述第一公共节点驱动级被配置为基于所述占空比校正码和所述时钟来传送用于驱动公共节点的第一上拉驱动力和第一下拉驱动力；第二公共节点驱动级，所述第二公共节点驱动级被配置为基于所述占空比校正码和所述延迟时钟来传送用于驱动所述公共节点的第二上拉驱动力和第二下拉驱动力；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压，并输出所述占空比校正时钟。 8.如权利要求7所述的占空比校正电路，其中，所述第一公共节点驱动级包括：固定驱动部件，所述固定驱动部件被配置为响应于所述时钟来驱动所述公共节点；以及。

7、权利要求书CN 102468824 A 2/6页 3 可变驱动部件，所述可变驱动部件被配置为基于所述占空比校正码和所述时钟来驱动所述公共节点。 9.如权利要求8所述的占空比校正电路，其中，所述可变驱动部件包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。 10.如权利要求9所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在从所述占空比校正码输入的比特的电平与所述时钟的电平彼此相同时驱动所述公共节点。 11.如权利要求10所述的占空比校正电路，其中，所。

8、述多个可变单位驱动部件的每个都在所述占空比校正码中的所输入的比特具有高电平且所述时钟具有高电平时将所述第一下拉驱动力传送至所述公共节点，而在所述占空比校正码中的所输入的比特具有低电平且所述时钟具有低电平时将所述第一上拉驱动力传送至所述公共节点。 12.如权利要求7所述的占空比校正电路，其中，所述第二公共节点驱动级包括：固定驱动部件，所述固定驱动部件被配置为响应于所述延迟时钟来驱动所述公共节点；以及可变驱动部件，所述可变驱动部件被配置为基于所述占空比校正码和所述延迟时钟来驱动所述公共节点。 13.如权利要求12所述的占空比校正电路，其中，所述可变驱动部件包括多个可变单位驱动部件，。

9、所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述延迟时钟，以及其中，所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。 14.如权利要求13所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在所述占空比校正码中的所输入的比特的电平与所述延迟时钟的电平彼此相同时驱动所述公共节点。 15.如权利要求14所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都在所述占空比校正码中的所输入的比特具有高电平且所述延迟时钟具有高电平时将所述第二下拉驱动力传送至所述公共节点，而在所述占空比校正码中的所输入的比特具有低电平且所述延迟时钟具有低电平时将所。

10、述第二上拉驱动力传送至所述公共节点。 16.如权利要求1所述的占空比校正电路，其中，所述占空比检测单元还被配置为输出第二占空比检测信号，以及所述占空比检测单元在所述占空比校正时钟的高电平持续时间和低电平持续时间之中所述高电平持续时间比所述低电平持续时间长时将所述第一占空比检测信号使能，而在所述占空比校正时钟的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长时将所述第二占空比检测信号使能。 17.如权利要求1所述的占空比校正电路，其中，所述占空比校正码发生单元基于所述占空比检测信号来增加或减少所述占空比校正码的码值。 18.一种半导体存储装置的占空比校正电路。

11、，包括：占空比检测单元，所述占空比检测单元被配置为检测占空比校正时钟的占空比，并将权利要求书CN 102468824 A 3/6页 4 第一占空比检测信号或第二占空比检测信号使能；占空比校正码发生单元，所述占空比校正码发生单元被配置为响应于所述第一占空比检测信号和所述第二占空比检测信号来增加和减少占空比校正码的码值；以及占空比校正单元，所述占空比校正单元被配置为通过将时钟延迟来产生延迟时钟，响应于所述时钟和所述占空比校正码来将用于确定公共节点的电压电平的第一上拉驱动力和第一下拉驱动力传送至所述公共节点，响应于所述延迟时钟和所述占空比校正码来将用于确定所述公共节点的电压电。

12、平的第二上拉驱动力和第二下拉驱动力传送至所述公共节点，并通过驱动所述公共节点的电压来产生所述占空比校正时钟。 19.如权利要求18所述的占空比校正电路，其中，所述占空比校正单元包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为响应于占空比校正范围控制信号来确定用于延迟所述时钟的延迟时间，将所述时钟延迟所确定的所述延迟时间，并产生所述延迟时钟；第一公共节点驱动级，所述第一公共节点驱动级被配置为基于所述占空比校正码来确定所述第一下拉驱动力和所述第一上拉驱动力的大小，响应于所述时钟的电平来选择所述第一下拉驱动力或所述第一上拉驱动力，并将所选中的驱动力传送至所述公共节点；第二。

13、公共节点驱动级，所述第二公共节点驱动级被配置为基于所述占空比校正码来确定所述第二下拉驱动力和所述第二上拉驱动力的大小，响应于所述延迟时钟的电平来选择所述第二下拉驱动力或所述第二上拉驱动力，并将所选中的驱动力传送至所述公共节点；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压电平并产生所述占空比校正时钟。 20.如权利要求19所述的占空比校正电路，其中，所述占空比校正范围设置部包括：串联耦接的多个延迟级；以及选择级，所述选择级被配置为响应于所述占空比校正范围控制信号来将所述多个延迟级的各个输出信号中的一个输出作为所述延迟时钟，并且其中，串联耦接的所述多个延迟级之中的开始的。

14、延迟级接收所述时钟。 21.如权利要求19所述的占空比校正电路，其中，所述第一公共节点驱动级基于所述占空比校正码来确定所述第一下拉驱动力和所述第一上拉驱动力，在所述时钟的电平为高电平时将大小已被确定的所述第一下拉驱动力传送至所述公共节点，而在所述时钟的电平为低电平时将大小已被确定的所述第一上拉驱动力传送至所述公共节点。 22.如权利要求21所述的占空比校正电路，其中，在所述第一公共节点驱动级中，在所述第一下拉驱动力基于所述占空比校正码的码值而增加时所述第一上拉驱动力降低，而在所述第一下拉驱动力基于所述占空比校正码的码值而降低时所述第一上拉驱动力增加。 23.如权利要求22所述的占空比。

15、校正电路，其中，所述第一公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。 24.如权利要求23所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个权利要求书CN 102468824 A 4/6页 5 都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为在所述时钟具有低电平且所述占空比校正码中的所输入的比特的电平。

16、具有低电平时将所述公共节点上拉。 25.如权利要求24所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。 26.如权利要求19所述的占空比校正电路，其中，所述第二公共节点驱动级基于所述占空比校正码来确定所述第二下拉驱动力和所述第二上拉驱动力，在所述延迟时钟的电平为高电平时将大小已被确定的所述第二下拉驱动力传送至所述公共节点，而在所述延迟时钟的电平为低电平时将大小已被确定的所述第二上拉驱动力传送至所述公共节点。 27.如权利要求26所述的占空比校正电路，其中，在所述第二公共节点驱动级中，在所述第二下拉驱动力基于所述占空比校正码的码值而增。

17、加时所述第二上拉驱动力降低，而在所述第二下拉驱动力基于所述占空比校正码的码值而降低时所述第二上拉驱动力增加。 28.如权利要求27所述的占空比校正电路，其中，所述第二公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述延迟时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。 29.如权利要求28所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述延迟时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元。

18、件，所述上拉驱动元件被配置为当所述延迟时钟具有低电平且所述占空比校正码中的所输入的比特的电平具有低电平时将所述公共节点上拉。 30.如权利要求29所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。 31.一种半导体存储装置的占空比校正电路，包括：占空比校正范围设置部，所述占空比校正范围设置部被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，所述公共节点电压确定部被配置为在所述时钟与所述延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在所述时钟与所述延迟时钟的电平彼此不同时根据所述占空比校。

19、正码并响应于所述上拉驱动力和所述下拉驱动力两者来确定所述公共节点的电压电平；以及驱动器，所述驱动器被配置为驱动所述公共节点的电压电平并输出占空比校正时钟。 32.如权利要求31所述的占空比校正电路，其中，所述占空比校正范围设置部将所述时钟延迟响应于占空比校正范围控制信号而确定的延迟时间，并产生所述延迟时钟。 33.如权利要求31所述的占空比校正电路，其中，所述公共节点电压确定部包括：第一公共节点驱动级，所述第一公共节点驱动级被配置为响应于所述时钟的电平来将第一下拉驱动力或第一上拉驱动力传送至所述公共节点，并基于所述占空比校正码来确定权利要求书CN 102468824 A 5。

20、/6页 6 所述第一下拉驱动力和所述第一上拉驱动力的大小；以及第二公共节点驱动级，所述第二公共节点驱动级被配置为响应于所述延迟时钟的电平来将第二下拉驱动力或第二上拉驱动力传送至所述公共节点，并基于所述占空比校正码来确定所述第二下拉驱动力和所述第二上拉驱动力的大小。 34.如权利要求33所述的占空比校正电路，其中，在所述时钟具有高电平时，所述第一公共节点驱动级选择所述第一下拉驱动力，基于所述占空比校正码的码值来确定所述第一下拉驱动力的大小，并将大小已被确定的所述第一下拉驱动力传送至所述公共节点，以及在所述时钟具有低电平时，所述第一公共节点驱动级选择所述第一上拉驱动力，基于所述占空。

21、比校正码的码值来确定所述第一上拉驱动力的大小，并将大小已被确定的所述第一上拉驱动力传送至所述公共节点。 35.如权利要求34所述的占空比校正电路，其中，在所述第一公共节点驱动级中，在所述第一下拉驱动力基于所述占空比校正码的码值而增加时所述第一上拉驱动力降低，而在所述第一下拉驱动力基于所述占空比校正码的码值而降低时所述第一上拉驱动力增加。 36.如权利要求35所述的占空比校正电路，其中，所述第一公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述时钟，以及所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。 37.如权利。

22、要求36所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为在所述时钟具有低电平且所述占空比校正码中的所输入的比特的电平具有低电平时将所述公共节点上拉。 38.如权利要求37所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。 39.如权利要求31所述的占空比校正电路，其中，在所述延迟时钟具有高电平时，所述第二公共节点驱动级选择所述第二下拉驱动力，。

23、基于所述占空比校正码的码值来确定所述第二下拉驱动力的大小，并将大小已被确定的所述第二下拉驱动力传送至所述公共节点，以及在所述延迟时钟具有低电平时，所述第二公共节点驱动级选择所述第二上拉驱动力，基于所述占空比校正码的码值来确定所述第二上拉驱动力的大小，并将大小已被确定的所述第二上拉驱动力传送至所述公共节点。 40.如权利要求39所述的占空比校正电路，其中，在所述第二公共节点驱动级中，在所述第二下拉驱动力基于所述占空比校正码的码值而增加时所述第二上拉驱动力降低，而在所述第二下拉驱动力基于所述占空比校正码的码值而降低时所述第二上拉驱动力增加。 41.如权利要求40所述的占空比校正电路，其。

24、中，所述第二公共节点驱动级包括多个可变单位驱动部件，所述多个可变单位驱动部件被配置为接收所述占空比校正码的各个比特和所述延迟时钟，以及权利要求书CN 102468824 A 6/6页 7 所述多个可变单位驱动部件的各个输出端子被耦接至所述公共节点。 42.如权利要求41所述的占空比校正电路，其中，所述多个可变单位驱动部件的每个都包括：下拉驱动元件，所述下拉驱动元件被配置为在所述延迟时钟具有高电平且所述占空比校正码中的所输入的比特的电平具有高电平时将所述公共节点下拉；以及上拉驱动元件，所述上拉驱动元件被配置为当所述延迟时钟具有低电平且所述占空比校正码中的所输入的比特的电平。

25、具有低电平时将所述公共节点上拉。 43.如权利要求42所述的占空比校正电路，其中，所述下拉驱动元件和所述上拉驱动元件共同地接收所述占空比校正码的一个比特。权利要求书CN 102468824 A 1/8页 8 半导体存储装置的占空比校正电路 0001 相关申请的交叉引用 0002 本申请要求2010年10月29日向韩国知识产权局提交的韩国申请 No.10-2010-0106906的优先权，其全部内容通过引用合并在本文中。技术领域 0003 本发明涉及半导体集成电路，更具体而言涉及应用在半导体存储装置中的占空比校正电路。背景技术 0004 半导体存储装置从外部接收时钟并与输入的时。

26、钟同步地操作。如果从外部输入的时钟的占空比不正确，则半导体存储装置难以正常操作。因此，为了避免从外部输入的时钟的占空比变得不准确的情形，设计了一种用于校正时钟的占空比的电路并将其应用在半导体存储装置中。总体来说，用于在半导体存储装置中校正时钟的占空比的电路被称为占空比校正电路。 0005 当半导体存储装置以高速操作时，输入高频外部时钟。就这点而言，为了确保以高速操作的半导体存储装置的稳定操作，必须确保用于校正时钟的占空比的占空比校正电路的操作稳定性。此外，为了符合半导体存储装置向低功耗和高面积效率的发展趋势，在本技术领域中需要一种能够降低功耗并具有提高的面积效率的占空比校正电路。。

27、发明内容 0006 本文描述了一种半导体存储装置的占空比校正电路，所述占空比校正电路即使在高频时钟的情况下仍能够确保稳定的占空比校正操作，降低功耗并提高面积效率。 0007 在本发明的一个实施例中，一种半导体存储装置的占空比校正电路包括：占空比校正单元，被配置为响应于占空比校正范围控制信号来确定占空比校正范围，响应于占空比校正码来将输入时钟的占空比校正为落在所确定的占空比校正范围内，并产生占空比校正时钟；占空比检测单元，被配置为检测占空比校正时钟的占空比，并输出占空比信息；以及占空比校正码发生单元，被配置为基于占空比信息来产生占空比校正码。 0008 在本发明的另一个实施例中，一种。

28、半导体存储装置的占空比校正电路包括：占空比检测单元，被配置为检测占空比校正时钟的占空比，并将第一占空比检测信号或第二占空比检测信号使能；占空比校正码发生单元，被配置为响应于第一占空比检测信号和第二占空比检测信号来增加和减少占空比校正码的码值；以及占空比校正单元，被配置为通过将时钟延迟而产生延迟时钟，响应于时钟和占空比校正码来将用于确定公共节点的电压电平的第一上拉驱动力和第一下拉驱动力传送至公共节点，响应于延迟时钟和占空比校正码来将用于确定公共节点的电压电平的第二上拉驱动力和第二下拉驱动力传送至公共节点，并通过驱动公共节点的电压来产生占空比校正时钟。 0009 在本发明的另一个实施。

29、例中，一种半导体存储装置的占空比校正电路包括：占空说明书CN 102468824 A 2/8页 9 比校正范围设置部，被配置为将时钟延迟并产生延迟时钟；公共节点电压确定部，被配置为在时钟与延迟时钟的电平彼此相同时响应于上拉驱动力和下拉驱动力中的一个来确定公共节点的电压电平，而在时钟与延迟时钟的电平彼此不同时基于占空比校正码并响应于上拉驱动力和下拉驱动力这两者来确定公共节点的电压电平；以及驱动器，被配置为驱动公共节点的电压电平并输出占空比校正时钟。附图说明 0010 结合附图来描述本发明的特征、方面和实施例，在附图中： 0011 图1是示意性地说明根据本发明的一个实施例的半导体存。

30、储装置的占空比校正电路的结构图； 0012 图2是示意性地说明图1所示的占空比校正单元的结构图； 0013 图3是示意性地说明2图所示的占空比校正范围设置部的结构图； 0014 图4是示意性地说明图2所示的占空比校正操作执行部的结构图； 0015 图5是示意性地说明图4所示的固定驱动部件的结构图；以及 0016 图6是解释根据本发明的所述实施例的半导体存储装置的占空比校正电路的操作的时序图。具体实施方式 0017 下面将参照附图通过示例性实施例来描述根据本发明的半导体存储装置的占空比校正电路。 0018 图1是示意性地说明根据本发明的一个实施例的半导体存储装置的占空比校正电路的结构图。

31、。参见图1，根据本发明的一个实施例的半导体存储装置的占空比校正电路包括占空比检测单元100、占空比校正码发生单元200和占空比校正单元300。 0019 占空比检测单元100被配置为检测占空比校正时钟CLK_dcc的占空比，并输出占空比信息DETH和DETL。占空比信息DETH和DETL包括第一占空比检测信号DETH和第二占空比检测信号DETL。例如，当在占空比校正时钟CLK_dcc的高电平持续时间和低电平持续时间之中所述高电平持续时间比所述低电平持续时间长时，占空比检测单元100将第一占空比检测信号DETH使能。另一方面，当在占空比校正时钟CLK_dcc的高电平持续时间和低电平持。

32、续时间之中所述低电平持续时间比所述高电平持续时间长时，占空比检测单元100 将第二占空比检测信号DETL使能。 0020 占空比校正码发生单元200被配置为基于占空比信息DETH和DETL来产生占空比校正码DCC_code。换言之，占空比校正码发生单元200响应于占空比信息DETH和 DETL来增加或减少占空比校正码DCC_code的码值。例如，如果输入的是这样的信息，即在占空比校正时钟CLK_dcc的高电平持续时间和低电平持续时间之中所述低电平持续时间比所述高电平持续时间长，也就是说，如果第二占空比检测信号DETL被使能，则占空比校正码发生单元200增加占空比校正码DCC_code的。

33、码值。此外，如果输入的是这样的信息，即占空比校正时钟CLK_dcc的高电平持续时间比占空比校正时钟CLK_dcc的低电平持续时间长，也就是说，如果第一占空比检测信号DETH被使能，则占空比校正码发生单元200减少占空比校正码DCC_code的码值。说明书CN 102468824 A 3/8页 10 0021 占空比校正单元300被配置为响应于占空比校正范围控制信号DCCrange_ctrl 来确定占空比校正范围，将输入的时钟CLK的占空比校正为落在基于占空比校正码DCC_ code所确定的占空比校正范围之内，并产生占空比校正时钟CLK_dcc。 0022 图2是示意性地说明图1所示。

34、的占空比校正单元的结构图。参见图2，占空比校正单元300包括占空比校正范围设置部310和占空比校正操作执行部320。 0023 占空比校正范围设置部310被配置为响应于占空比校正范围控制信号DCCrange_ ctrl来确定占空比校正范围。例如，占空比校正范围设置部310响应于占空比校正范围控制信号DCCrange_ctrl来确定延迟时间，将时钟CLK延迟预定的延迟时间，并产生延迟时钟 CLK_d。 0024 占空比校正操作执行部320被配置为基于占空比校正码DCC_code来将输入时钟CLK的占空比校正为落在所确定的占空比校正范围之内，并产生占空比校正时钟CLK_ dcc。例如，占空比。

35、校正操作执行部320基于占空比校正码DCC_code来产生在时钟 CLK的转变时刻与延迟时钟CLK_d的转变时间之间转变的占空比校正时钟CLK_dcc。也就是说，占空比校正操作执行部320基于占空比校正码DCC_code来产生占空比校正时钟CLK_dcc，所述占空比校正时钟CLK_dcc具有处在时钟CLK的上升沿与延迟时钟CLK_d的上升沿之间的上升沿和处在时钟CLK的下降沿与延迟时钟CLK_d的下降沿之间的下降沿。 0025 图3是示意性地说明图2所示的占空比校正范围设置部的结构图。参见图3，占空比校正范围设置部310包括第一延迟级311、第二延迟级312和选择级313。 0026 。

36、第一延迟级311被配置为将时钟CLK延迟并产生第一延迟信号dl_1。 0027 第二延迟级312被配置为将第一延迟信号dl_1延迟并产生第二延迟信号dl_2。 0028 选择级313被配置为响应于占空比校正范围控制信号DCCrange_ctrl来选择第一延迟信号dl_1和第二延迟信号dl_2中的一个，并将所选中的信号输出作为延迟时钟 CLK_d。选择级313可以被实现为多路复用器。图3示出了占空比校正范围设置部310的一个实施例。就这点而言，本领域技术人员能容易了解的是，占空比校正范围设置部310 可以用这样的方式来被配置：串联地耦接多个延迟级，并且基于占空比校正范围控制信号 DCCran。

37、ge_ctrl将所述多个延迟级的输出信号中的一个输出作为延迟时钟CLK_d。 0029 图4是示意性地说明图2所示的占空比校正操作执行部的结构图。参见图4，占空比校正操作执行部320包括第一公共节点驱动级321、第二公共节点驱动级322和驱动器 323。 0030 第一公共节点驱动级321被配置为基于占空比校正码DCC_code和时钟CLK 来将用于驱动公共节点common_node的第一上拉驱动力和第一下拉驱动力传送至公共节点common_node。例如，第一公共节点驱动级321基于占空比校正码DCC_code来确定第一下拉驱动力和第一上拉驱动力的大小，响应于时钟CLK的电平来选择第一。

38、下拉驱动力或第一上拉驱动力，并将所选中的驱动力传送至公共节点common_node。详细而言，第一公共节点驱动级321基于占空比校正码DCC_code确定第一下拉驱动力和第一上拉驱动力的大小，并在当时钟CLK具有高电平时将第一下拉驱动力传送至公共节点common_node。第一公共节点驱动级321在当时钟CLK具有低电平时将大小已被确定的第一上拉驱动力传送至公共节点common_node。如果第一下拉驱动力基于占空比校正码DCC_code 的码值而增加，则第一上拉驱动力降低；而如果第一下拉驱动力基于占空比校正码DCC_ 说明书CN 102468824 A 10 4/8页 11 c。

39、ode的码值而降低，则第一上拉驱动力增加。 0031 第一公共节点驱动级321包括第一固定驱动部件321-1和第一可变驱动部件 321-2。 0032 第一固定驱动部件321-1被配置为响应于时钟CLK来驱动公共节点common_node，而不管占空比校正码DCC_code如何。 0033 第一可变驱动部件321-2被配置为基于占空比校正码DCC_code和时钟CLK 来驱动公共节点common_node。 0034 第一可变驱动部件321-2包括接收占空比校正码DCC_code的各个比特以及时钟CLK的第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5。第一可变单位。

40、驱动部件321-2-1至第五可变单位驱动部件321-2-5的各个输出端子被耦接至公共节点common_node。 0035 第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5每个都在当从占空比校正码DCC_code输入的比特的电平与时钟CLK的电平彼此相同时驱动公共节点common_node。例如，第一可变单位驱动部件321-2-1至第五可变单位驱动部件 321-2-5每个都在当从占空比校正码DCC_code输入的比特具有高电平且时钟CLK具有高电平时将第一下拉驱动力传送至公共节点common_node，而在当从占空比校正码DCC_ code输入的比特具有低电平且时。

41、钟CLK具有低电平时将第一上拉驱动力传送至公共节点common_node。 0036 第二公共节点驱动级322被配置为基于占空比校正码DCC_code和延迟时钟 CLK_d来将用于驱动公共节点common_node的第二上拉驱动力和第二下拉驱动力传送至公共节点common_node。例如，第二公共节点驱动级322基于占空比校正码DCC_code来确定第二下拉驱动力和第二上拉驱动力的大小，响应于延迟时钟CLK_d的电平来选择第二下拉驱动力或第二上拉驱动力，并将所选中的驱动力传送至公共节点common_node。详细而言，第二公共节点驱动级322基于占空比校正码DCC_code确定第二下。

42、拉驱动力和第二上拉驱动力的大小，并在当延迟时钟CLK_d具有高电平时将第二下拉驱动力传送至公共节点common_node。第二公共节点驱动级322在当延迟时钟CLK_d具有低电平时将大小已被确定的第二上拉驱动力传送至公共节点common_node。如果第二下拉驱动力基于占空比校正码DCC_code的码值而增加，则第二上拉驱动力降低；而如果第二下拉驱动力基于占空比校正码DCC_code的码值而降低，则第二上拉驱动力增加。 0037 第二公共节点驱动级322包括第二固定驱动部件322-1和第二可变驱动部件 322-2。 0038 第二固定驱动部件322-1被配置为响应于延迟时钟CLK_d。

43、驱动公共节点common_ node，而不管占空比校正码DCC_code如何。 0039 第二可变驱动部件322-2被配置为基于占空比校正码DCC_code和延迟时钟 CLK_d来驱动公共节点common_node。 0040 第二可变驱动部件322-2包括接收占空比校正码DCC_code的各个比特以及延迟时钟CLK_d的第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5.第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5的各个输出端子被耦接至公共节点common_node。说明书CN 102468824 A 11 5/8页 12 0041 。

44、第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code输入的比特的电平与延迟时钟CLK_d的电平彼此相同时驱动公共节点common_node。例如，第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code输入的比特具有高电平且延迟时钟 CLK_d具有高电平时将第二下拉驱动力传送至公共节点common_node，而在当从占空比校正码DCC_code输入的比特具有低电平且延迟时钟CLK_d具有低电平时将第二上拉驱动力传送至公共节点common_node。 0042 第一固定驱动部。

45、件321-1和第二固定驱动部件322-1、以及第一至第十可变单位驱动部件321-2-1至321-2-5及322-2-1至322-2-5具有相同的配置但是具有不同的输入信号。 0043 由于第一固定驱动部件321-1和第二固定驱动部件322-1、以及第一至第十可变单位驱动部件321-2-1至321-2-5和322-2-1至322-2-5以相同的方式来配置，因此下面将仅仅描述第一固定驱动部件321-1的配置。 0044 图5是示意性地说明图4所示的固定驱动部件的结构图。参见图5，第一固定驱动部件321-1包括上拉驱动元件321-1-1和下拉驱动元件321-1-2。 0045 上拉驱动元件。

46、321-1-1包括第一晶体管P11和第二晶体管P12。第一晶体管P11 具有与接地端子VSS相耦接的栅极和接收外部电压VDD的源极。第二晶体管P12具有接收时钟CLK的栅极、与第一晶体管P11的漏极相耦接的源极和与公共节点common_node相耦接的漏极。以此方式配置的上拉驱动元件321-1-1在当时钟CLK具有低电平时将外部电压 VDD传送至公共节点common_node。与此同时，由于第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5的上拉驱动元件每个都接收占空比校正码DCC_code中的一个比特，而并不被耦接至接地端子VSS，因此，第一可变单位驱动部件321。

47、-2-1至第五可变单位驱动部件321-2-5每个都在当从占空比校正码DCC_code输入的一个比特具有低电平且时钟CLK具有低电平时执行将外部电压VDD传送至公共节点common_node的上拉操作，以便提高公共节点common_node的电压电平。同时，第六可变单位驱动部件322-2-1 至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code输入的一个比特具有低电平且延迟时钟CLK_d具有低电平时执行将外部电压VDD传送至公共节点 common_node的上拉操作，以便提高公共节点common_node的电压电平。 0046 下拉驱动元件321-1-2包括第三晶。

48、体管N11和第四晶体管N12。第三晶体管N11 具有被输入了时钟CLK的栅极和与公共节点common_node相耦接的漏极。第四晶体管N12 具有被施加外部电压VDD的栅极、与第三晶体管N11的源极相耦接的漏极和与接地端子VSS 相耦接的源极。以此方式配置的下拉驱动元件321-1-2在当时钟CLK具有高电平时将接地电压VSS传送至公共节点common_node。同时，由于第一可变单位驱动部件321-2-1至第五可变单位驱动部件321-2-5的下拉驱动元件每个都接收占空比校正码DCC_code之中的一个比特而非外部电压VDD，因此第一可变单位驱动部件321-2-1至第五可变单位驱动部件3。

49、21-2-5每个都在当从占空比校正码DCC_code输入的一个比特具有高电平且时钟CLK具有高电平时执行使公共节点common_node的电流流向接地端子VSS的下拉操作，以便降低公共节点common_node的电压电平。同时，第六可变单位驱动部件322-2-1至第十可变单位驱动部件322-2-5每个都在当从占空比校正码DCC_code输入的一个比特说明书CN 102468824 A 12 6/8页 13 具有高电平和延迟时钟CLK_d具有高电平时执行使公共节点common_node的电流流向接地端子VSS的下拉操作，以便降低公共节点common_node的电压电平。 0047 构成第一可变单位驱动部件321-2-1至第十可变单位驱动部件322-2-5中的每个的上拉驱动元件和下拉驱动元件共同地接收占空比校正码DCC_code的一个比特。 0048 驱动器323被配置为驱动公共节点common_node的电压并输出占空比校正时钟 CLK_dcc。 0049 下面将描述如上述配置的根据本发明的实施例的半导体存储装置的占空比校正电路的操作。 0050 参见图1，占空比检测单。

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