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1、(10)申请公布号 CN 102655409 A (43)申请公布日 2012.09.05 C N 1 0 2 6 5 5 4 0 9 A *CN102655409A* (21)申请号 201110304720.3 (22)申请日 2011.10.10 100106975 2011.03.02 TW H03K 19/0185(2006.01) H03K 19/003(2006.01) (71)申请人创意电子股份有限公司 地址中国台湾新竹科学园区力行六路十号 申请人台湾积体电路制造股份有限公司 (72)发明人王文泰 黄朝岩 (74)专利代理机构北京市柳沈律师事务所 11105 代理人史新宏 (5。
2、4) 发明名称 二级式后端驱动器 (57) 摘要 本发明为一种二级式后端驱动器。其下拉单 元中的一第一N型晶体管栅极与一上拉单元中的 第一P型晶体管栅极皆连接至一输出垫。而本发 明的二级式后端驱动器还提供一控制电路以控制 该第一N型晶体管N1与第一P型晶体管P1，使得 该上拉单元或者该下拉单元启动时，该第一N型 晶体管N1与第一P型晶体管P1的漏极与源极之 间的电压差不会超过一耐压值。 (30)优先权数据 (51)Int.Cl. 权利要求书3页 说明书8页 附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 8 页 附图 6 页 1/3页 2 1.。
3、一种二级式后端驱动器，接收一核心输出信号并产生一垫输出信号至一输出垫，该 核心输出信号操作于一第一电源电压与一接地电压之间，该垫输出信号操作于一第二电源 电压与一接地电压之间，包括： 一控制电路，接收该核心输出信号与该垫输出信号，并根据该核心输出信号产生一第 一上拉控制信号、一第二上拉控制信号；以及 一上拉单元，包括一第一P型晶体管与一第二P型晶体管，其中，该第二P型晶体管的 一源极连接至该第二电源电压，该第二P型晶体管的一栅极接收该第二上拉控制信号，该 第二P型晶体管的一漏极连接至该第一P型晶体管的一源极，该第一P型晶体管的一栅极 接收该第一上拉控制信号，该第一P型晶体管的一漏极连接至该输出。
4、垫； 其中，于该垫输出信号由一低电平转换为一高电平之后的一瞬时区间，该控制电路将 该垫输出信号作为该第一上拉控制信号，于该瞬时区间之后的一稳态区间，该控制电路将 一固定电压作为该第一上拉控制信号。 2.根据权利要求1所述的二级式后端驱动器，其中该控制电路包括： 一瞬时路径，连接于该第一P型晶体管的该栅极与该输出垫之间；以及 一传输门，包括一输入端接收该第一电源电压、一输出端连接至该第一P型晶体管的 该栅极； 其中，于该瞬时区间时，该传输门为一开路状态，且该瞬时路径将该垫输出信号传递至 该第一P型晶体管的该栅极；以及，于该稳态区间时，该瞬时路径为开路状态，且该传输门 将该第一电源电压传递至该第一。
5、P型晶体管的该栅极。 3.根据权利要求2所述的二级式后端驱动器，其中该控制电路还包括： 一时序匹配电路，接收该核心输出信号，并输出一延迟的核心输出信号； 该传输门，包括一第一控制端连接至该输出垫以及一第二控制端接收该延迟的核心输 出信号； 该瞬时路径，包括一控制端接收该延迟的核心输出信号； 一电平转换器，接收该核心输出信号，并输出一转换输出信号；以及 一反相器，接收该转换输出信号并输出该第二上拉控制信号。 4.根据权利要求3所述的二级式后端驱动器，其中该瞬时路径包括一第一N型晶体管 与一第二N型晶体管，第一N型晶体管的一栅极连接至该第一电源电压且该第二N型晶体 管的一栅极即为该控制端接收该延迟。
6、的核心输出信号，而该第一N型晶体管与该第二N型 晶体管串接于该输出垫以及该第一P型晶体管的该栅极之间。 5.根据权利要求3所述的二级式后端驱动器，其中该传输门包括一第三P型晶体管以 及一第三N型晶体管，该第三P型晶体管的一源极与该第三N型晶体管的一漏极相互连接 并成为该输入端连接至该第一电源电压，该第三P型晶体管的一漏极与该第三N型晶体管 的一源极相互连接并成为该输出端连接至该第一P型晶体管的该栅极，该第三N型晶体管 的一栅极为该第一控制端连接至该输出垫，以及该第三P型晶体管的一栅极为该第二控制 端接收该延迟的核心输出信号。 6.一种二级式后端驱动器，接收一核心输出信号并产生一垫输出信号至一输。
7、出垫，该 核心输出信号操作于一第一电源电压与一接地电压之间，该垫输出信号操作于一第二电源 电压与一接地电压之间，包括： 权 利 要 求 书CN 102655409 A 2/3页 3 一控制电路，接收该核心输出信号与该垫输出信号，并根据该核心输出信号产生一第 一下拉控制信号、与一第二下拉控制信号；以及 一下拉单元，包括一第一N型晶体管与一第二N型晶体管，其中，该第二N型晶体管的 一源极连接至该接地电压，该第二N型晶体管的一栅极接收该第二下拉控制信号，该第二N 型晶体管的一漏极连接至该第一N型晶体管的一源极，该第一N型晶体管的一栅极接收该 第一下拉控制信号，该第一N型晶体管的一漏极连接至该输出垫；。
8、 其中，于该垫输出信号由一高电平转换为一低电平之后的一瞬时区间，该控制电路将 该垫输出信号作为该第一下拉控制信号，于该瞬时区间之后的一稳态区间，该控制电路将 一固定电压作为该第一下拉控制信号。 7.根据权利要求6所述的二级式后端驱动器，其中该控制电路包括： 一瞬时路径，连接于该第一N型晶体管的该栅极与该输出垫之间；以及 一传输门，包括一输入端接收该第一电源电压、一输出端连接至该第一N型晶体管的 该栅极； 其中，于该瞬时区间时，该传输门为一开路状态，且该瞬时路径将该垫输出信号传递至 该第一N型晶体管的该栅极；以及，于该稳态区间时，该瞬时路径为开路状态，且该传输门 将该第一电源电压传递至该第一N型。
9、晶体管的该栅极。 8.根据权利要求7所述的二级式后端驱动器，其中该控制电路还包括： 一时序匹配电路，接收该核心输出信号，并输出一延迟的核心输出信号； 一反相器，接收该延迟的核心输出信号并输出该第二下拉控制信号； 一电平转换器，接收该核心输出信号，并输出一转换输出信号； 该传输门，包括一第一控制端接收该转换输出信号以及一第二控制端连接至该输出 垫；以及 该瞬时路径，包括一控制端接收该延迟的核心输出信号。 9.根据权利要求8所述的二级式后端驱动器，其中该瞬时路径包括一第一P型晶体管 与一第二P型晶体管，第一P型晶体管的一栅极连接至该第一电源电压且该第二P型晶体 管的一栅极即为该控制端接收该转换输出。
10、信号，而该第一P型晶体管与该第二P型晶体管 串接于该输出垫以及该第一N型晶体管的该栅极之间。 10.根据权利要求8所述的二级式后端驱动器，其中该传输门包括一第三P型晶体管以 及一第三N型晶体管，该第三P型晶体管的一源极与该第三N型晶体管的一漏极相互连接 并成为该输入端连接至该第一电源电压，该第三P型晶体管的一漏极与该第三N型晶体管 的一源极相互连接并成为该输出端连接至该第一P型晶体管的该栅极，该第三N型晶体管 的一栅极为该第一控制端接收该转换输出信号，以及该第三P型晶体管的一栅极为该第二 控制端连接至该输出垫。 11.一种二级式后端驱动器，接收一核心输出信号并产生一垫输出信号至一输出垫，该 核。
11、心输出信号操作于一第一电源电压与一接地电压之间，该垫输出信号操作于一第二电源 电压与一接地电压之间，包括： 一控制电路，接收该核心输出信号与该垫输出信号，并根据该核心输出信号产生一第 一上拉控制信号、一第二上拉控制信号、一第一下拉控制信号、与一第二下拉控制信号； 一上拉单元，包括一第一P型晶体管与一第二P型晶体管，其中，该第二P型晶体管的 权 利 要 求 书CN 102655409 A 3/3页 4 一源极连接至该第二电源电压，该第二P型晶体管的一栅极接收该第二上拉控制信号，该 第二P型晶体管的一漏极连接至该第一P型晶体管的一源极，该第一P型晶体管的一栅极 接收该第一上拉控制信号，该第一P型晶。
12、体管的一漏极连接至该输出垫；以及 一下拉单元，包括一第一N型晶体管与一第二N型晶体管，其中，该第二N型晶体管的 一源极连接至该接地电压，该第二N型晶体管的一栅极接收该第二下拉控制信号，该第二N 型晶体管的一漏极连接至该第一N型晶体管的一源极，该第一N型晶体管的一栅极接收该 第一下拉控制信号，该第一N型晶体管的一漏极连接至该输出垫； 其中，于该垫输出信号由一低电平转换为一高电平之后的一第一瞬时区间，该控制电 路将该垫输出信号作为该第一上拉控制信号，于该第一瞬时区间之后的一第一稳态区间， 该控制电路将一固定电压作为该第一上拉控制信号；以及，于该垫输出信号由一高电平转 换为一低电平之后的一第二瞬时区。
13、间，该控制电路将该垫输出信号作为该第一下拉控制信 号，于该第二瞬时区间之后的一第二稳态区间，该控制电路将该固定电压作为该第一下拉 控制信号。 权 利 要 求 书CN 102655409 A 1/8页 5 二级式后端驱动器 技术领域 0001 本发明为一种后端驱动器(post driver)，特别是一种二级式后端驱动器 (2-stage post driver)。 背景技术 0002 集成电路在进行封装时，为了使IC芯片连接至封装接脚，因此除了内部提供IC芯 片主要功能的核心电路(core circuit)外，还需要在核心电路与外部封装接脚间加上输出 /入垫(PAD)。作为核心电路与外部封装接脚。
14、间的桥梁，在设计输出垫(output pad)与输 入垫(input pad)时，往往会因为其特性而需要额外的考虑。以输出垫为例，为了提供足够 的驱动能力，必须提供一后端驱动器(post driver)至输出垫。 0003 众所周知，为了加快核心电路的操作速度以及减少功率消耗(power consumption)，核心电路中的核心电压(core voltage)会较小，例如1.8V。而连接至外部 电路的输出垫则必须产生较高的输出电压，例如3.3V。 0004 由于IC芯片上的电路元件(晶体管)是以1.8V的耐压进行设计，因此，为了能够 承受输出垫上3.3V的输出电压，后端驱动器必须设计为二级式。
15、的后端驱动器。 0005 请参照图1A，其所绘示为已知二级式后端驱动器示意图。二级式后端驱动器110 连接于核心电路100与输出垫120之间。其中，核心电路100连接于第一电源电压V1与接 地端GND之间，第一电源电压V1可为例如1.8V，因此核心输出信号Ocore的操作范围在0V 与1.8V之间，亦即，高电平为1.8V，而低电平为0V。 0006 二级式后端驱动器110包括一控制电路(control circuit)116、一上拉单元 (pull-up unit)112、一下拉单元(pull-down unit)114。其中，控制电路116接收核心输出 信号Ocore，并产生上拉控制信号(p。
16、ull-up controlling signal)C_up以及下拉控制信号 (pull-down controlling signal)C_down。 0007 上拉单元112包括一第一P型晶体管P1、与第二P型晶体管P2。第二P型晶体管 P2源极连接至第二电源电压V2(例如3.3V)、栅极接收上拉控制信号C_up；第一P型晶体 管P1源极连接至第二P型晶体管P2漏极、栅极连接至第一电源电压V1、漏极连接至输出垫 120。下拉单元114包括一第一N型晶体管N1、与第二N型晶体管N2。第二N型晶体管N2 源极连接至接地端GND、栅极接收下拉控制信号C_down；第一N型晶体管N1源极连接至第 。
17、二N型晶体管N2漏极、栅极连接至第一电源电压V1、漏极连接至输出垫120。再者，二级式 后端驱动器110产生垫输出信号Opad至输出垫120，而垫输出信号Opad的操作范围在0V与 3.3V之间，亦即，高电平为3.3V，而低电平为0V。再者，为了能够有效地控制第二P型晶体 管P2以及第二N型晶体管N2，上拉控制信号C_up的操作范围为V1(例如1.8V)V2(例 如3.3V)；下拉控制信号C_down的操作范围为0VV1(例如1.8V)。 0008 当核心输出信号Ocore为高电平(1.8V)时，控制电路116输出的上拉控制信号C_ up为V1(1.8V)且下拉控制信号C_down为0V，上拉。
18、单元112开启、下拉单元114关闭，而产 生高电平(3.3V)的垫输出信号Opad至输出垫120。反之，当核心输出信号Ocore为低电平 说 明 书CN 102655409 A 2/8页 6 (0V)时，控制电路116输出的上拉控制信号C_up为V2(3.3V)且下拉控制信号C_down为 V1(1.8V)，上拉单元112关闭、下拉单元114开启，而产生低电平(0V)的垫输出信号Opad 至输出垫120。 0009 很明显地，由于晶体管P1、P2、N1、N2的耐压程度皆为1.8V，因此上拉单元112需要 串接二个P型晶体管P1、P2，当垫输出信号Opad为低电平(0V)时，每个P型晶体管的跨压。
19、 将不会超过1.8V；同理，下拉单元114需要串接二个N型晶体管N1、N2，当垫输出信号Opad 为高电平(3.3V)时，每个N型晶体管的跨压将不会超过1.8V。 0010 然而，已知二级式的后端驱动器110在垫输出信号Opad转态(level transition) 时，有可能造成晶体管的跨压超过其耐压值(1.8V)。 0011 请参照图1B，其所绘示为已知二级式的后端驱动器在垫输出信号Opad由低电平 (0V)转换为高电平(3.3V)时，上拉单元中的第一P型晶体管P1各个端点的电压值变化示 意图。当上拉单元112关闭且下拉单元114开启时，第一P型晶体管P1栅极(gp1)电压 持续维持在第。
20、一电源电压V1(1.8V)、漏极(dp1)连接至输出垫120，所以电压为0V，而源极 (sp1)电压处于浮动(floating)状态约为1.5V。于时间点t1时，上拉单元112开启且下 拉单元114关闭，此时垫输出信号Opad转态。此时，第二P型晶体管P2栅极接收的上拉控 制信号C_up为V1(1.8V)，而第一P型晶体管P1栅极(gp1)电压维持在1.8V，因此，第一P 型晶体管P1的漏极(dp1)与源极(sp1)电压会逐渐升高至第二电源电压V2(3.3V)。 0012 如图1B所示，在垫输出信号Opad转态的过程中，第一P型晶体管P1的源极(sp1) 电压上升较快而漏极(dp1)电压上升较。
21、慢，因此造成源极(sp1)与漏极(dp1)之间的电压 差(V)大于1.8V。如此，将造成第一P型垫晶体管P1的损毁，使得整体电路无法正常运 作。 0013 同理，在垫输出号Opad由高电平(3.3V)转换为低电平(0V)时，下拉单元114中 的第一N型晶体管N1的漏极与源极之间也会有超过其耐压的情形出现，并造成第一N型垫 晶体管N1的损毁。 0014 根据第1A、图1B的说明可以得知，已知二级式后端驱动器110的下拉单元114或 上拉单元112，在开启下拉单元114或上拉单元112的瞬间，与垫输出信号Opad直接相连接 的第一N型晶体管N1或第一P型晶体管P1的漏极与源极之间的电压差容易过大，。
22、进而使 晶体管受到毁损，因此本发明便以改善此缺失为目标，期能使晶体管的漏极与源极间的电 压压差在瞬间的电压变化所造成的负面影响得以降低。 发明内容 0015 有鉴于此，本发明提供一种二级式后端驱动器，其而能改善在上拉单元与下拉单 元因为源极与漏极之间的瞬间电压差过大所导致晶体管毁损的问题。 0016 本发明揭露一种二级式后端驱动器，接收一核心输出信号并产生一垫输出信号至 一输出垫，该核心输出信号操作于一第一电源电压与一接地电压之间，该垫输出信号操作 于一第二电源电压与一接地电压之间，包括：一控制电路，接收该核心输出信号与该垫输出 信号，并根据该核心输出信号产生一第一上拉控制信号、一第二上拉控制。
23、信号；以及一上拉 单元，包括一第一P型晶体管与一第二P型晶体管，其中，该第二P型晶体管的一源极连接 至该第二电源电压，该第二P型晶体管的一栅极接收该第二上拉控制信号，该第二P型晶体 说 明 书CN 102655409 A 3/8页 7 管的一漏极连接至该第一P型晶体管的一源极，该第一P型晶体管的一栅极接收该第一上 拉控制信号，该第一P型晶体管的一漏极连接至该输出垫；其中，于该垫输出信号由一低电 平转换为一高电平之后的一瞬时区间，该控制电路将该垫输出信号作为该第一上拉控制信 号，于该瞬时区间之后的一稳态区间，该控制电路将一固定电压作为该第一上拉控制信号。 0017 本发明亦揭露一种二级式后端驱动。
24、器，接收一核心输出信号并产生一垫输出信号 至一输出垫，该核心输出信号操作于一第一电源电压与一接地电压之间，该垫输出信号操 作于一第二电源电压与一接地电压之间，包括：一控制电路，接收该核心输出信号与该垫输 出信号，并根据该核心输出信号产生一第一下拉控制信号、与一第二下拉控制信号；以及一 下拉单元，包括一第一N型晶体管与一第二N型晶体管，其中，该第二N型晶体管的一源极 连接至该接地电压，该第二N型晶体管的一栅极接收该第二下拉控制信号，该第二N型晶体 管的一漏极连接至该第一N型晶体管的一源极，该第一N型晶体管的一栅极接收该第一下 拉控制信号，该第一N型晶体管的一漏极连接至该输出垫；其中，于该垫输出信。
25、号由一高电 平转换为一低电平之后的一瞬时区间，该控制电路将该垫输出信号作为该第一下拉控制信 号，于该瞬时区间之后的一稳态区间，该控制电路将一固定电压作为该第一下拉控制信号。 0018 本发明亦揭露一种二级式后端驱动器，接收一核心输出信号并产生一垫输出信号 至一输出垫，该核心输出信号操作于一第一电源电压与一接地电压之间，该垫输出信号操 作于一第二电源电压与一接地电压之间，包括：一控制电路，接收该核心输出信号与该垫输 出信号，并根据该核心输出信号产生一第一上拉控制信号、一第二上拉控制信号、一第一下 拉控制信号、与一第二下拉控制信号；一上拉单元，包括一第一P型晶体管与一第二P型晶 体管，其中，该第二。
26、P型晶体管的一源极连接至该第二电源电压，该第二P型晶体管的一栅 极接收该第二上拉控制信号，该第二P型晶体管的一漏极连接至该第一P型晶体管的一源 极，该第一P型晶体管的一栅极接收该第一上拉控制信号，该第一P型晶体管的一漏极连接 至该输出垫；以及一下拉单元，包括一第一N型晶体管与一第二N型晶体管，其中，该第二N 型晶体管的一源极连接至该接地电压，该第二N型晶体管的一栅极接收该第二下拉控制信 号，该第二N型晶体管的一漏极连接至该第一N型晶体管的一源极，该第一N型晶体管的一 栅极接收该第一下拉控制信号，该第一N型晶体管的一漏极连接至该输出垫；其中，于该垫 输出信号由一低电平转换为一高电平之后的一第一瞬。
27、时区间，该控制电路将该垫输出信号 作为该第一上拉控制信号，于该第一瞬时区间之后的一第一稳态区间，该控制电路将一固 定电压作为该第一上拉控制信号；以及，于该垫输出信号由一高电平转换为一低电平之后 的一第二瞬时区间，该控制电路将该垫输出信号作为该第一下拉控制信号，于该第二瞬时 区间之后的一第二稳态区间，该控制电路将该固定电压作为该第一下拉控制信号。 0019 为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下。 附图说明 0020 图1A所绘示为已知二级式后端驱动器示意图。 0021 图1B所绘示为已知二级式的后端驱动器在垫输出信号Opad由低电平(0V。
28、)转换 为高电平(3.3V)时，上拉单元中的第一P型晶体管P1各个端点的电压值变化示意图。 0022 图2所绘示为本发明二级式后端驱动器示意图。 说 明 书CN 102655409 A 4/8页 8 0023 图3A，其所绘示为本发明第一控制单元示意图。 0024 图3B，其所绘示为本发明第二控制单元示意图。 0025 图3C，其所绘示为本发明二级式的后端驱动器在垫输出信号Opad由低电平(0V) 转换为高电平(3.3V)时，第一P型晶体管P1各端点的电压变化示意图。 0026 主要元件标号说明 0027 100：核心电路 110：二级式后端驱动器 0028 112：上拉单元 114：下拉单元。
29、 0029 116：控制电路 120：输出垫 0030 200：核心电路 310：二级式后端驱动器 0031 310：控制电路 320：第一控制单元 0032 322：第一电平转换器 324：第一反相器 0033 330：第一时序匹配电路 332：第一传输门 0034 334：第一瞬时路径 350：第二控制单元 0035 352：第二时序匹配电路 354：第二反相器 0036 355：第二电平转换器 356：第二传输门 0037 357：第二瞬时路径 360：上拉单元 0038 390：下拉单元 400：输出垫 具体实施方式 0039 于已知二级式后端驱动器中，由于上拉单元中第一P型晶体管P1。
30、以及下拉单元中 第一N型晶体管N1的栅极皆连接至一固定电压(V1)无法变化，因此当上拉单元或者下拉 单元在动作时，其栅极电压无法提供足够的上拉强度(pull-up strength)或者下拉强度 (pull-down strength)，导致漏极与源极之间的电压差过大造成第一P型晶体管P1或者第 一N型晶体管N1的损坏。因此，本发明针对已知二级式后端驱动器的缺失进行改进，并解 决上述的问题。 0040 请参照图2，其所绘示为本发明二级式后端驱动器示意图。二级式后端驱动器300 连接于核心电路200与输出垫400之间。其中，核心电路200连接于第一电源电压V1与接 地端GND之间，第一电源电压V。
31、1可为例如1.8V，因此，核心输出信号Ocore的操作范围在 0V与1.8V之间，亦即，高电平为1.8V，而低电平为0V。 0041 二级式后端驱动器300包括一控制电路310、一上拉单元360、一下拉单元390。 其中，控制电路310接收核心输出信号Ocore、垫输出信号Opad，并产生第一上拉控制信 号C_up1、第二上拉控制信号C_up2、第一下拉控制信号C_down1以及第二下拉控制信号C_ down2。 0042 再者，上拉单元360包括一第一P型晶体管P1、与第二P型晶体管P2。第二P型 晶体管P2源极连接至第二电源电压V2(例如3.3V)、栅极接收第二上拉控制信号C_up2；第 。
32、一P型晶体管P1源极连接至第二P型晶体管P2漏极、栅极接收第一上拉控制信号C_up1、 漏极连接至输出垫400。 0043 下拉单元390包括一第一N型晶体管N1、与第二N型晶体管N2。第二N型晶体管 N2源极连接至接地端GND、栅极接收第二下拉控制信号C_down2；第一N型晶体管N1源极 说 明 书CN 102655409 A 5/8页 9 连接至第二N型晶体管N2漏极、栅极接收第一下拉控制信号C_down1、漏极连接至输出垫 400。再者，二级式后端驱动器300产生垫输出信号Opad至输出垫400，而垫输出信号Opad 的操作范围在0V与3.3V之间，亦即，高电平为3.3V，而低电平为0。
33、V。 0044 控制电路310包括一第一控制单元320以及第二控制单元350。第一控制单元320 根据核心输出信号Ocore来产生第一上拉控制信号C_up1与第二上拉控制信号C_up2；同 理，第二控制单元350根据核心输出信号Ocore来产生第一下拉控制信号C_down1与第二 下拉控制信号C_down2。 0045 根据本发明的实施例，当核心输出信号Ocore由低电平转换为高电平初期的一第 一瞬时区间(transient period)，该第一控制单元320会提供一第一瞬时路径(transient path)将垫输出信号Opad作为第一上拉控制信号C_up1，而于第一瞬时区间之后的第一稳 。
34、态区间(steady period)该第一控制单元320会提供第一电源电压(V1)作为第一上拉控制 信号C_up1。同理，当核心输出信号Ocore由高电平转换为低电平初期具有第二瞬时区间， 该第二控制单元350会提供一第二瞬时路径将垫输出信号Opad作为第一下拉控制信号C_ down1，而于第二瞬时区间之后的一第二稳态区间该第二控制单元350会提供第一电源电 压(V1)作为第一下拉控制信号C_down1。以下详细介绍本发明的细部电路及其操作原理。 0046 请参照图3A，其所绘示为本发明第一控制单元示意图。第一控制单元中包 括一第一电平转换器(first level shifter)322、一。
35、第一反相器324、一第一传输门 (transmission gate)332、一第一时序匹配电路(first timing matching circuit)330、以 及一第一瞬时路径334。 0047 其中，第一电平转换器322接收核心输出信号Ocore，并转换为操作范围在 V1(1.8V)V2(3.3V)的第一转换输出信号O1_ls，其中，第一转换输出信号O1_ls的操作 范围在V1(1.8V)V2(3.3V)，亦即高电平为3.3V，低电平为1.8V。第一反相器324接收 第一转换输出信号O1_ls并输出第二上拉控制信号C_up2。其中，第二上拉控制信号C_up2 的操作范围在V1(1.。
36、8V)V2(3.3V)，亦即高电平为3.3V，低电平为1.8V。 0048 再者，第一时序匹配电路330接收核心输出信号Ocore，并产生第一延迟的 (delayed)核心输出信号Ocore_d1。第一传输门332具有一输入端连接至第一电源电压 (V1)、一输出端连接至第一P型晶体管P1栅极、一第一控制端连接至输出垫400、一第二控 制端接收该第一延迟的核心输出信号Ocore_d1。第一瞬时路径334连接于输出垫400以及 第一P型晶体管P1栅极之间，并具有一控制端接收第一延迟的核心输出信号Ocore_d1。 0049 再者，第一时序匹配电路330用来调整第一控制单元320产生第一上拉控制信号。
37、 C_up1以及第二上拉控制信号C_up2的时间，并使得第一上拉控制信号C_up1以及第二上 拉控制信号C_up2可同时传递(propagate)至第一P型晶体管P1与第二P型晶体管P2栅 极。当然，如果缺少第一时序匹配电路330，整个第一控制单元320还是可以正常运作。 0050 由图3A可知，第一瞬时路径334包括第三N型晶体管N3与第四N型晶体管N4，第 三N型晶体管N3栅极连接至第一电源电压V1(1.8V)且第四N型晶体管N4栅极即为控制 端接收第一延迟的核心输出信号Ocore_d1，而第三N型晶体管N3与第四N型晶体管N4串 接于输出垫400以及第一P型晶体管P1栅极之间。 0051。
38、 第一传输门332包括第三P型晶体管P3以及第五N型晶体管N5。第三P型晶体 管P 3源极与第五N型晶体管N5的漏极相互连接并成为第一传输门332的输入端连接至 说 明 书CN 102655409 A 6/8页 10 第一电源电压V1，第三P型晶体管P3漏极与第五N型晶体管N5源极相互连接并成为第一 传输门332的输出端连接至第一P型晶体管P1栅极。再者，第五N型晶体管N5的栅极为 第一控制端连接至输出垫400，第三P型晶体管P3的栅极为第二控制端接收第一延迟的核 心输出信号Ocore_d1。 0052 再者，实现第一电平转换器322的方式有很多，因此其细部电路不再描述；同理， 第一时序匹配电。
39、路330仅是提供信号的延迟，其细部电路也不在描述。 0053 请参照图3B，其所绘示为本发明第二控制单元示意图。第二控制单元中包括一第 二时序匹配电路352、一第二反相器354、一第二传输门356、一第二电平转换器355、以及一 第二瞬时路径357。 0054 其中，第二时序匹配电路352接收核心输出信号Ocore，并产生第二延迟的核心输 出信号Ocore_d2。第二反相器354接收第二延迟的核心输出信号Ocore_d2并输出第二下 拉控制信号C_down2。其中，第二下拉控制信号C_down2的操作范围在0VV1(1.8V)，亦 即高电平为1.8V，低电平为0V。 0055 再者，第二电平转。
40、换器355接收核心输出信号Ocore，并转换为操作范围在 V1(1.8V)V2(3.3V)的第二转换输出信号O2_ls，亦即第二转换输出信号O2_ls的高电平 为3.3V，低电平为1.8V。第二传输门356具有一输入端连接至第一电源电压(V1)、一输出 端连接至第一N型晶体管N1栅极、一第一控制端接收该第二转换输出信号O2_ls、一第二 控制端连接至输出垫400。一第二瞬时路径357连接于输出垫400以及第一N型晶体管N1 栅极之间，并具有一控制端接收该第二转换输出信号O2_ls。 0056 其中，第二时序匹配电路352用来调整第二控制单元350产生第一下拉控制信号 C_down1以及第二下拉。
41、控制信号C_down2的时间，并使得第一下拉控制信号C_down1以及第 二下拉控制信号C_down2可同时传递至第一N型晶体管N1与第二N型晶体管N2栅极。当 然，如果缺少第二时序匹配电路352，整个第二控制单元350还是可以正常运作。 0057 由图3B可知，第二瞬时路径357包括第四P型晶体管P4与第五P型晶体管P5，第 四P型晶体管P4栅极连接至第一电源电压V1(1.8V)且第五P型晶体管P5栅极即为控制 端接收第二转换输出信号O2_ls，而第四P型晶体管P4与第五P型晶体管P5串接于输出垫 400以及第一N型晶体管N1栅极之间。 0058 第二传输门356包括第六P型晶体管P6以及第。
42、六N型晶体管N6。第六P型晶体 管P6源极与第六N型晶体管N6漏极相互连接并成为第二传输门356的输入端连接至第一 电源电压V1，第六P型晶体管P6漏极与第六N型晶体管N6源极相互连接并成为第二传输 门356的输出端连接至第一N型晶体管N1栅极。再者，第六N型晶体管N6的栅极为第一 控制端接收第二转换输出信号O2_l s，第六P型晶体管P6的栅极为第二控制端连接至输出 垫400。 0059 再者，实现第二电平转换器355的方式有很多，因此其细部电路不再描述；同理， 第二时序匹配电路352仅是提供信号的延迟，其细部电路也不在描述。 0060 请同时参照图3A与图3B，当核心输出信号Ocore为稳。
43、态的低电平(0V)时，第一控 制单元320中第一转换输出信号O1_ls为低电平(1.8V)，第二上拉控制信号C_up2为高电 平(3.3V)；第一延迟的核心输出号Ocore_d1为低电平(0V)，第一瞬时路径334关闭(turn off)(或称为开路状态)，第一传输门332为一闭路状态(close state)，此时，第一上拉控 说 明 书CN 102655409 A 10 7/8页 11 制信号(C_up1)为1.8V。因此，上拉单元360中的第二P型晶体管P2关闭(turn off)，并 使得上拉单元360关闭(turn off)。 0061 同时，第二控制单元350中，第二延迟的核心输出。
44、号Ocore_d2为低电平(0V)，第二 下拉控制信号(C_down2)为高电平(1.8V)。第二转换输出信号O2_ls为低电平(1.8V)，第 二瞬时路径357开启(或称为闭路状态)，第二传输门356为一开路状态(open state)，此 时，下拉单元390中的第一N型晶体管N1以及第二N型晶体管N2开启，使得下拉单元390 开启，垫输出信号Opad为低电平(0V)。 0062 当核心输出信号Ocore由低电平转换为高电平初期的一第一瞬时区间时，第二控 制单元350中，第二延迟的核心输出号Ocore_d2为高电平(1.8V)，第二下拉控制信号(C_ down2)为低电平(0V)。第二转换输。
45、出信号O2_ls为高电平(3.3V)，第二瞬时路径357关闭 (或称为开路状态)，第二传输门356为一闭路状态(close state)。此时，下拉单元390中 的第二N型晶体管N2关闭，使得下拉单元390关闭。 0063 同时，第一控制单元320中第一转换输出信号O1_ls为高电平(3.3V)，第二上拉 控制信号C_up2为低电平(1.8V)；第一延迟的核心输出号Ocore_d1为高电平(1.8V)，第一 传输门332为开路状态(open state)，第一瞬时路径334开启，使得第一上拉控制信号(C_ up1)将随着垫输出信号Opad变化。而由于上拉单元360开启，所以垫输出信号Opad由。
46、低 电平(0V)逐渐升高至高电平(3.3V)。 0064 很明显地，于第一瞬时区间时第一上拉控制信号(C_up1)低于V1(1.8V)，将使得 第一P型晶体管P1具有较大的上拉强度，因此漏极与源极上升的速度相当，不会造成电压 差过大而导致第一P型晶体管P1损坏的情形发生。 0065 于核心输出信号Ocore由低电平转换为高电平的第一瞬时区间之后即为第一稳 态区间。在第一稳态区间中，下拉单元390持续关闭不再赘述，而第二上拉控制信号C_up2 持续为低电平(1.8V)，而垫输出信号Opad高于1.8V，使得第一瞬时路径334关闭(或称为 开路状态)，而第一传输门332为闭路状态(close st。
47、ate)。因此，第一上拉控制信号(C_ up1)不再随输出信号Opad变化而维持在V1(1.8V)，而垫输出信号Opad则为高电平3.3V。 0066 当核心输出信号Ocore由高电平转换为低电平初期的一第二瞬时区间时，第一控 制单元320中，第一电平转换器322的第一转换输出信号O1_ls为低电平(1.8V)，第二上拉 控制信号(C_up2)为高位(3.3V)。第一延迟的核心输出信号Ocore_d1为低电平(0V)，第 一瞬时路径334关闭(或称为开路状态)，第一传输门332为一闭路状态(close state)， 此时，下拉单元360中的第二P型晶体管P2关闭，使得上拉单元360关闭。 0。
48、067 同时，第二控制单元350中第一第二延迟的核心输出信号Ocore_d2低电平(0V)， 第二下拉控制信号C_down2为高电平(1.8V)；第二转换输出信号O2_ls为低电平(1.8V)， 第二传输门356为开路状态(open state)，第二瞬时路径357开启，使得第一下拉控制信号 (C_down1)将随着垫输出信号Opad变化。而由于下拉单元390开启，所以垫输出信号Opad 由高电平(3.3V)逐渐降低至低电平(0V)。 0068 很明显地，于第二瞬时区间时第一下拉控制信号(C_down1)高于V1(1.8V)，将使 得第一N型晶体管N1具有较大的下拉强度，因此漏极与源极下降的速。
49、度相当，不会造成电 压差过大而导致第一N型晶体管N1损坏的情形发生。 0069 于核心输出信号Ocore由高电平转换为低电平初期的第二瞬时区间之后即为第 说 明 书CN 102655409 A 11 8/8页 12 二稳态区间。在第二稳态区间中，上拉单元360持续关闭不再赘述，而第二下拉控制信号 C_down2持续为高电平(1.8V)，而垫输出信号Opad低于1.8V，使得第二瞬时路径357关闭 (或称为开路状态)，而第二传输门356为闭路状态(close state)，使得第一下拉控制信号 (C_down1)不再随输出信号Opad变化，而维持在V1(1.8V)，而垫输出信号Opad则为低电平 0V。 0070 请参照图3C，其所绘示为本发明二级式的后端驱动器在垫输出信号Opad由低电 平(0V)转换为高电平(3.3V)时，第一P型晶体管P1各端点的电压变化示意图。于时间点 t1之。