自对齐双间隔件图案化工艺.pdf

本发明的实施例为形成半导体器件的方法和图案化半导体器件的方法。一个实施例为形成半导体器件的方法，该方法包括在半导体器件层上方形成第一硬掩模层，第一硬掩模层包括含金属材料，在第一硬掩模层上方形成第二硬掩模层，以及在第二硬掩模层上方形成第一组含金属间隔件。该方法进一步包括使用第一组含金属间隔件作为掩模来图案化第二硬掩模层，在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件，以及采用第二组含金属间隔件作为掩模来图案化第一硬掩模层。本发明还提供自对齐双间隔件图案化工艺。

权利要求书1.  一种形成半导体器件的方法，所述方法包括： 在半导体器件层的上方形成第一硬掩模层，所述第一硬掩模层包括含 金属材料； 在所述第一硬掩模层的上方形成第二硬掩模层； 在所述第二硬掩模层的上方形成第一组含金属间隔件； 使用所述第一组含金属间隔件作为掩模来图案化所述第二硬掩模层； 在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件；以及 使用所述第二组含金属间隔件作为掩模来图案化所述第一硬掩模层。 2.  根据权利要求1所述的方法，其中，所述第一组含金属间隔件和所 述第二组含金属间隔件包括氧化钛或氮化钛。 3.  根据权利要求1所述的方法，其中，位于所述第二硬掩模层的上方 的所述第一组含金属间隔件包括： 在所述第二硬掩模层的上方形成第三硬掩模层； 图案化所述第三硬掩模层； 在图案化后的第三硬掩模层的上方形成含金属间隔件层； 蚀刻所述含金属间隔件层以形成所述第一组含金属间隔件，其中，所 述图案化后的第三硬掩模层的顶面被暴露；以及 从所述第一组含金属间隔件之间移除所述图案化后的第三硬掩模层。 4.  根据权利要求3所述的方法，其中，所述图案化所述第三硬掩模层 包括： 在所述第三硬掩模层的上方形成光刻胶； 图案化所述光刻胶；以及 使用图案化后的光刻胶作为掩模来图案化所述第三硬掩模层。 5.  根据权利要求4所述的方法，其中，所述光刻胶为包括顶部光刻胶 层、中间层和底层的三层式光刻胶，其中，所述中间层包括抗反射材料， 并且所述底层包括硬掩模材料。 6.  根据权利要求3所述的方法，其中，所述在图案化后的第三硬掩模 层的上方形成含金属间隔件层包括：在所述图案化后的第三硬掩模层和所 述第二硬掩模层的上方共形地沉积所述含金属间隔件层。 7.  根据权利要求3所述的方法，还包括在所述第一硬掩模层上形成第 四硬掩模层，所述第二硬掩模层形成在所述第四硬掩模层上。 8.  根据权利要求7所述的方法，其中，所述第一硬掩模层包括氮化钛， 所述第四硬掩模层包括正硅酸乙酯，所述第二硬掩模层包括非晶硅，且所 述第三硬掩模层包括氮化硅。 9.  一种图案化半导体器件的方法，所述方法包括： 在半导体器件层的上方形成第一硬掩模层； 在所述第一硬掩模层的上方形成第二硬掩模层； 在所述第二硬掩模层的上方形成第三硬掩模层； 在所述第三硬掩模层的上方形成第四硬掩模层； 图案化所述第四硬掩模层以形成多个第四硬掩模部分，所述多个第四 硬掩模部分具有第一节距； 在所述多个第四硬掩模部分的侧壁上形成第一多个含金属间隔件，所 述第一多个含金属间隔件具有第二节距，所述第二节距小于所述第一节距； 移除所述第四硬掩模部分； 使用所述第一多个含金属间隔件作为掩模来图案化所述第三硬掩模层 来形成多个第三硬掩模部分，所述多个第三硬掩模部分具有第二节距； 在所述多个第三硬掩模部分的侧壁上形成第二多个含金属间隔件，所 述第二多个含金属间隔件具有第三节距，所述第三节距小于所述第二节距； 移除所述第三硬掩模部分； 使用所述第二多个含金属间隔件作为掩模来图案化所述第二硬掩模、 所述第一硬掩模和所述半导体器件层。 10.  一种图案化半导体器件的方法，所述方法包括： 在第一硬掩模层和半导体器件层的上方形成第二硬掩模层； 图案化所述第二硬掩模层以形成多个第二硬掩模部分； 在所述多个第二硬掩模部分的上方共形地形成第一含金属间隔件层； 蚀刻所述第一含金属间隔件层以在所述第二硬掩模部分的侧壁上形成 第一组间隔件； 从所述第一组间隔件之间移除所述第二硬掩模部分，所述第一组间隔 件形成第一掩模图案； 使用所述第一掩模图案来图案化所述第一硬掩模层以形成多个第一硬 掩模部分； 在所述多个第一硬掩模部分的上方共形地形成第二含金属间隔件层； 蚀刻所述第二含金属间隔件层以在所述第一硬掩模部分的侧壁上形成 第二组间隔件； 从所述第二组间隔件之间移除所述第一硬掩模部分，所述第二组间隔 件形成第二掩模图案；以及 使用所述第二掩模图案来图案化所述半导体器件层。

说明书自对齐双间隔件图案化工艺
技术领域
本发明涉及半导体领域，尤其涉及自对齐双间隔件图案化工艺。
背景技术
随着半导体器件日益缩小尺寸，诸如光刻的多种加工工艺适合于实现 具有越来越小的器件的制造。然而，由于半导体工艺需要较小的工艺窗口， 这些器件的制造已经接近并甚至超过了光刻设备的理论极限。随着半导体 器件继续缩小，器件的元件之间的期望间距(即，节距)小于采用传统的 光掩模和光刻设备所能够制造的节距。
发明内容
根据本发明的第一方面，提供一种形成半导体器件的方法，所述方法 包括：
在半导体器件层的上方形成第一硬掩模层，所述第一硬掩模层包括含 金属材料；
在所述第一硬掩模层的上方形成第二硬掩模层；
在所述第二硬掩模层的上方形成第一组含金属间隔件；
使用所述第一组含金属间隔件作为掩模来图案化所述第二硬掩模层；
在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件；以及
使用所述第二组含金属间隔件作为掩模来图案化所述第一硬掩模层。
优选地，所述第一组含金属间隔件和所述第二组含金属间隔件包括氧 化钛或氮化钛。
优选地，位于所述第二硬掩模层的上方的所述第一组含金属间隔件包 括：
在所述第二硬掩模层的上方形成第三硬掩模层；
图案化所述第三硬掩模层；
在图案化后的第三硬掩模层的上方形成含金属间隔件层；
蚀刻所述含金属间隔件层以形成所述第一组含金属间隔件，其中，所 述图案化后的第三硬掩模层的顶面被暴露；以及
从所述第一组含金属间隔件之间移除所述图案化后的第三硬掩模层。
优选地，所述图案化所述第三硬掩模层包括：
在所述第三硬掩模层的上方形成光刻胶；
图案化所述光刻胶；以及
使用图案化后的光刻胶作为掩模来图案化所述第三硬掩模层。
优选地，所述光刻胶为包括顶部光刻胶层、中间层和底层的三层式光 刻胶，其中，所述中间层包括抗反射材料，并且所述底层包括硬掩模材料。
优选地，所述在图案化后的第三硬掩模层的上方形成含金属间隔件层 包括：在所述图案化后的第三硬掩模层和所述第二硬掩模层的上方共形地 沉积所述含金属间隔件层。
优选地，根据本发明的第一方面的所述的方法还包括在所述第一硬掩 模层上形成第四硬掩模层，所述第二硬掩模层形成在所述第四硬掩模层上。
优选地，所述第一硬掩模层包括氮化钛，所述第四硬掩模层包括正硅 酸乙酯，所述第二硬掩模层包括非晶硅，且所述第三硬掩模层包括氮化硅。
优选地，所述第一硬掩模层包括氧化钛，所述第四硬掩模层包括碳氧 化硅，所述第二硬掩模层包括氮氧化铝，且所述第三硬掩模层包括氮氧化 硅。
优选地，所述第一组含金属间隔件具有第一节距，并且所述第二组含 金属间隔件具有第二节距，所述第二节距约为所述第一节距的一半。
优选地，根据本发明的第一方面的所述的方法进一步包括：
使用图案化后的第一硬掩模层作为掩模来图案化所述半导体器件层， 所述图案化在所述半导体器件层中形成多个沟道；以及
在所述半导体器件层中的所述多个沟道中形成多根导线。
根据本发明的第二方面，提供一种图案化半导体器件的方法，所述方 法包括：
在半导体器件层的上方形成第一硬掩模层；
在所述第一硬掩模层的上方形成第二硬掩模层；
在所述第二硬掩模层的上方形成第三硬掩模层；
在所述第三硬掩模层的上方形成第四硬掩模层；
图案化所述第四硬掩模层以形成多个第四硬掩模部分，所述多个第四 硬掩模部分具有第一节距；
在所述多个第四硬掩模部分的侧壁上形成第一多个含金属间隔件，所 述第一多个含金属间隔件具有第二节距，所述第二节距小于所述第一节距；
移除所述第四硬掩模部分；
使用所述第一多个含金属间隔件作为掩模来图案化所述第三硬掩模层 来形成多个第三硬掩模部分，所述多个第三硬掩模部分具有第二节距；
在所述多个第三硬掩模部分的侧壁上形成第二多个含金属间隔件，所 述第二多个含金属间隔件具有第三节距，所述第三节距小于所述第二节距；
移除所述第三硬掩模部分；
使用所述第二多个含金属间隔件作为掩模来图案化所述第二硬掩模、 所述第一硬掩模和所述半导体器件层。
优选地，所述第一多个含金属间隔件和所述第二多个含金属间隔件包 括钛。
优选地，所述第一硬掩模层为金属硬掩模层，并且所述第二硬掩模层、 所述第三硬掩模层和所述第四硬掩模层为介电硬掩模层。
优选地，所述第二节距约为所述第一节距的一半且所述第三节距约为 所述第二节距的一半。
优选地，所述半导体器件层为低k介电层。
优选地，根据本发明的第二方面的所述的方法进一步包括：
在所述第三硬掩模层上形成第五硬掩模层，所述第四硬掩模层在所述 第五硬掩模层上形成，所述第五硬掩模层和所述第二硬掩模层具有相同的 材料成分。
根据本发明的第三方面，提供一种图案化半导体器件的方法，所述方 法包括：
在第一硬掩模层和半导体器件层的上方形成第二硬掩模层；
图案化所述第二硬掩模层以形成多个第二硬掩模部分；
在所述多个第二硬掩模部分的上方共形地形成第一含金属间隔件层；
蚀刻所述第一含金属间隔件层以在所述第二硬掩模部分的侧壁上形成 第一组间隔件；
从所述第一组间隔件之间移除所述第二硬掩模部分，所述第一组间隔 件形成第一掩模图案；
使用所述第一掩模图案来图案化所述第一硬掩模层以形成多个第一硬 掩模部分；
在所述多个第一硬掩模部分的上方共形地形成第二含金属间隔件层；
蚀刻所述第二含金属间隔件层以在所述第一硬掩模部分的侧壁上形成 第二组间隔件；
从所述第二组间隔件之间移除所述第一硬掩模部分，所述第二组间隔 件形成第二掩模图案；以及
使用所述第二掩模图案来图案化所述半导体器件层。
优选地，所述第一含金属间隔件层和所述第二含金属间隔件层包括氧 化钛或氮化钛。
优选地，所述第二组间隔件具有约32nm的节距。
附图说明
为了更完整地理解本实施例及其优势，现在接合附图参照以下描述， 其中：
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、 图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9和图10为根据 实施例的半导体器件的图案化的中间阶段俯视图和截面图，以及
图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、 图15A和图15B为根据另一实施例的半导体器件的图案化的中间阶段俯视 图和截面图。
具体实施方式
现在详细参照附图中所示的实施例。无论何时，附图和说明书中使用 的相同参考标号指代相同或相似零件。在附图中，可出于清楚和方便目的 而放大形状和厚度。本说明书将具体指向构成根据本发明的方法和装置的 一部分的元件或更直接地与该方法或装置协作的元件。应当理解，未具体 示出或描述的元件可采用本领域技术人员已知的多种形式。一旦本领域技 术人员对本发明知情，则很多替代和修改对于他们而言是显而易见的。
整个本说明书中引用“一个实施例”或“某个实施例”意味着结合该 实施例描述的部件、结构或特征包括在本公开的至少一个实施例中。因此 在本说明书的各个位置出现的短语“在一个实施中”或“在某个实施例中” 不一定指同一个实施例。而且，在一个或多个实施例中可以以任何合适的 方式组合特定部件、结构或特征。应理解，以下附图没有按比例绘制；而 这些附图只是为了阐明。
参照通过将多个图案传递至半导体器件层上方的多个硬掩模层来用于 图案化半导体器件层的方法对实施例进行描述。至少一个图案包括与共形 沉积在芯轴上方的间隔件对齐的侧壁；该间隔件由诸如氧化钛的高蚀刻选 择性材料制成。
图1A至图10为根据实施例的半导体器件100的图案化的中间阶段的 截面图。图1A和图1B分别示出了处于加工的中间阶段的半导体器件100 的俯视图和截面图。图1B为沿着图1A中的线A-A的截面图。图2B至图 8B及图11B至图15B同样为沿着每个相应的俯视图(图2A至图8B及图 11A至图15A)中的相同的线A-A的截面图，尽管线A-A未在这些后续附 图中示出。
参照图1A和图1B，半导体器件100包括光学蚀刻终止层(ESL)20、 半导体器件层22、抗反射涂层(ARC)24、硬掩模层26、28、30和32及 位于硬掩模层26至32上方的三层式光刻胶40。半导体器件层22为需要 图案化的层。在一些实施例中，半导体器件层22为要被用于金属线的金属 层并由铜、铝等或上述的组合制成。在其它实施例中，半导体器件层22为 诸如低k介电层的介电层、聚合物层等。在另外的其它实施例中，半导体 器件层22为衬底并由诸如硅、锗、金刚石等的半导体材料制成。可选地， 还可使用诸如锗化硅、碳化硅、砷化稼、砷化铟、磷化铟、硅锗碳化物、 磷砷化镓、磷铟化镓、上述的组合等的复合材料。在半导体器件层22为衬 底的实施例中，可省略ESL20。在半导体器件层22不为衬底的实施例中， 衬底(未示出)可位于光学ESL20的下方。该衬底(未示出)可由与上述 相似的材料制成，且本描述在本文中将不再重复。
该衬底(未示出)或在半导体器件层22为衬底的实施例中可包括有源 器件和无源器件(未示出)。正如本领域普通技术人员应当理解的，可使 用诸如晶体管、电容器、电阻器、它们的组合等的多种器件来产生针对半 导体器件100的结构性和功能性设计需求。可采用任意合适的方法形成该 有源器件和无源器件。
ARC24可在半导体器件层22的上方形成。ARC24防止后续光刻工艺 中的辐射从位于下方的层反射出并防止干扰曝光工艺。这种干扰能够提高 光刻工艺的临界尺寸。有时ARC24被称作抗反射层(ARL)24。在一些实 施例中，ARC24为不含氮的ARC(NFARC)24并由富硅氧化物(SRO)、 碳氧化硅等或它们的组合制成。在一些实施例中，ARC24通过化学气相沉 积(CVD)、等离子体增强CVD(PECVD)等或它们的组合形成。
硬掩模层26、28、30和32在ARC24上方形成。在某实施例中，硬掩 模层26为金属硬掩模层而硬掩模层28、30和32为介电硬掩模层。在后续 加工步骤中，采用多种光刻和蚀刻技术将图案传递到硬掩模层26上。然后 硬掩模层26可被用作图案化掩模，以用于蚀刻下方的ARC24和半导体器 件层22。硬掩模层26可为诸如氮化钛、氧化钛等或它们组合的掩模材料。 硬掩模层26可采用诸如CVD、物理气相沉积(PVD)、原子层沉积(ALD) 等或上述组合的工艺制成。在某实施例中，硬掩模层26成形为具有从约 100埃至约500埃的厚度。
硬掩模层28可沉积在硬掩模层26上方。硬掩模层28可被用作用于硬 掩模层26的掩模图案。在后续加工步骤中，通过随后可被传递到硬掩模层 26的多个图案(参见图8A与图8B)将硬掩模层28图案化。硬掩模层28 可为诸如正硅酸四乙酯(TEOS)、SiOxCy等或上述组合的掩模材料。硬掩 模层28可采用诸如CVD、ALD等或上述组合的工艺制成。在某实施例中， 硬掩模层28成形为具有从约100埃至约1000埃的厚度。
硬掩模层30在硬掩模层28上方形成。硬掩模层30可被用以形成芯轴 30’(参见图5B)并且此后将被称作芯轴层30。芯轴层30可为掩模材料， 诸如非晶硅、非晶碳、例如AlOxNy的金属膜等或上述组合或可被图案化并 被选择性移除的任意其它材料。芯轴层30可采用诸如CVD、ALD等或上 述组合的工艺制成。在某实施例中，芯轴层30成形为具有从约200埃至约 1000埃的厚度。
硬掩模层32在芯轴层30上方形成。硬掩模层32可被用以形成芯轴 32’(参见图2B)并且此后将被称作芯轴层32。芯轴层32可为掩模材料， 诸如氮化硅、氮氧化硅等或上述组合或可被图案化并被选择性移除的任意 其它材料。芯轴层32可采用诸如CVD、ALD等或上述组合的工艺制成。 在某实施例中，芯轴层32成形为具有从约200埃至约1000埃的厚度。
三层式光刻胶40在芯轴层32上方形成。该三层式光刻胶40包括顶部 光刻胶层38、中间层36和底层34。由于先进的半导体制造工艺达到了光 刻工艺的极限，已经出现了对较薄顶部光刻胶层的需求来实现较小的工艺 窗口。然而，薄顶部光刻胶层可能稳健性不足以支持目标层(例如，芯轴 层32)的蚀刻。三层式光刻胶提供相对薄的顶部光刻胶层38。中间层36 可包括抗反射材料(例如，背侧抗反射涂覆(BARC)层)来辅助顶部光刻 胶层38的加工的曝光和聚焦。由于具有中间层36，薄顶部光刻胶层38仅 被用以图案化中间层36。底层34可包括诸如氮化物(例如，SiON)的硬 掩模材料。中间层36被用以图案化底层34。在一些实施例中，中间层36 对底层34具有高蚀刻选择性，并且在一些实施例中，底层34比中间层36 要厚10倍。因此，三层式光刻胶40实现了下层(例如，芯轴层32)的稳 健图案化，而同时提供相对薄的顶部光刻胶层38。
顶部光刻胶层38可采用任意合适的光刻技术进行图案化。例如，光掩 模(未示出)可布置在顶部光刻胶层38上方，然后被暴露于辐射束，该辐 射束可为紫外线(UV)或准分子激光，诸如来自氟化氪(KrF)准分子激 光器的248nm束或来自氟化氩(ArF)准分子激光器的193nm束。顶部光 刻胶层38的曝光可采用浸没式光刻系统执行以提高分辨率并减小最小可 实现节距。可执行烘焙或固化操作来将顶部光刻胶层38硬化，并且显影剂 可被用以移除顶部光刻胶层38的曝光部分或未曝光部分，这取决于使用的 是正性抗蚀剂还是负性抗蚀剂。因此，诸如图1A和图1B中所示图案的图 案在顶部光刻胶层38中形成，顶部光刻胶层38包括位于顶部光刻胶层38 中的两个开孔，这两个开孔的每个开孔均具有宽度W1。两个开孔以宽度 W2间隔。宽度W1、W2和后续宽度(参见图3)依照要被应用至半导体器 件层22的图案(参见图9)的期望间距和/宽度进行描述，该期望间距和/ 宽度将由X表示。在某实施例中，宽度W1为约5X且宽度W2为约3X。在 示例性实施例中，X的期望间距和宽度值为16nm。在该实例中，所产生的 节距将为32nm(参见图8A和图8B)，宽度W1(5X)将为约80nm，且 宽度W2(3X)将为约48nm。
图1A和图1B示出了光刻胶38中的两个开孔，然而根据所需要的间 隔件52(参见图8B)的数目可具有更多或更少的开孔。此外，尽管图8A 和图8B中的宽度和间距是相等的，但本发明考虑到了间隔件52的宽度和 间距不相等的其它实施例。
图2A和图2B示出了在芯轴层32已经被图案化而形成开孔和芯轴32’ 后所产生的结构。在顶部光刻胶层38被显影和图案化后，该图案被分别传 递至中间层36和底层34。该图案可例如通过一种或多种选择性蚀刻工艺 进行传递。在选择性蚀刻工艺之后，可例如通过诸如各向异性等离子体蚀 刻工艺的修整工艺移除顶部光刻胶层38和中间层36。在一些实施例中， 也可在修整工艺期间移除底层34的部分来实现更稳定的纵横比用于后续 蚀刻工艺。在某实施例中，使用底层34作为图案化掩模蚀刻芯轴层32形 成芯轴32’。在该实施例中，底层34的剩余部分例如通过湿清除工艺移除。 在另一实施例中，修整工艺被省略，且采用三层式光刻胶40的三层(38、 36和34)的全部三层来图案化芯轴层32以形成芯轴32’。在一些实施例中， 利用包括O2、CO2、CxHyFz、Ar、N2、H2等或上述组合的蚀刻工艺气体由 干蚀刻工艺对芯轴层32进行图案化。如图2A和图2B中所示，芯轴32’ 成形为具有宽度W2。
在形成芯轴32’后，间隔件层(未示出)在芯轴32’和硬掩模层30上方 形成。在某实施例中，间隔件层在芯轴32’和硬掩模层30上方共形地沉积， 使得间隔件层在硬掩模层30的顶面和芯轴32’的侧壁上的厚度基本为相同 厚度。在一些实施例中，间隔件层为含金属间隔件层并由氮化钛、氧化钛 等或上述组合制成。间隔件层的材料被选择成针对硬掩模层30具有高蚀刻 选择性，以便可在间隔件层上执行后续蚀刻步骤而不腐蚀硬掩模层30。间 隔件层可通过诸如ALD、CVD、PVD等或上述组合的工艺沉积，尽管可采 用任意可接受的工艺来使间隔件层成形为具有约50埃至约250埃的厚度。 此外，可选择间隔件层的厚度来确定最终在半导体器件层22中形成的部件 的厚度。
在间隔件层在芯轴32’上方形成后，可蚀刻间隔件层来暴露出芯轴32’ 并形成间隔件42。间隔件层的顶部可被各向异性蚀刻而暴露出下方芯轴32’ 和硬掩模层30来形成间隔件42。间隔件42在芯轴层的开孔中沿着芯轴32’ 的侧壁成形。在某实施例中，蚀刻间隔件层的顶部所使用的蚀刻剂为Cl2、 O2、CxHyFz、N2、H2等、上述组合或能够移除间隔件层的顶面的任意合适 的蚀刻剂。在某实施例中，间隔件42成形为具有约1X的宽度W5且相邻 间隔件42之间的宽度W3约为3X。在一些实施例中，宽度W2和W3基本 相等。
在形成间隔件42后，三层式光刻胶50如图3A和图3B所示在间隔件 42和芯轴32’上方形成。三层式光刻胶50可基本类似于三层式光刻胶40 并包括相对薄的顶部光刻胶层48、中间层46(例如，BARC)和底层44(例 如，硬掩模材料)。
顶部光刻胶层48可例如通过使用包括辐射束的浸没式光刻系统进行 图案化，该辐射束可为来自KrF准分子激光器的248nm束或来自ArF准分 子激光器的193nm束以曝光顶部光刻胶层48的部分并根据所使用的是正 性光刻胶还是负性光刻胶而显影曝光部分/未曝光部分。因此，诸如图3A 和图3B中所示图案的图案在顶部光刻胶层48中形成，顶部光刻胶层48 包括形成在顶部光刻胶层48中的三个开孔，同时顶部光刻胶层48中的开 孔通过顶部光刻胶层48的具有宽度W4的部分间隔开。在某实施例中，宽 度W4为约3X至约5X，诸如约4X。顶部光刻胶层48的图案将被用以掩 盖硬掩模层30的在间隔件42之间暴露的部分，以便可通过后续蚀刻工艺 移除芯轴32’。因此，宽度W4应该大于或等于硬掩模层30的暴露部分的 宽度W3且宽度W4应当小于宽度W3与围绕着硬掩模层30的暴露部分的间 隔件42的宽度的和。在一些实施例中，顶部光刻胶层48中形成的开孔也 具有宽度W4。图3A和图3B中所示的图案仅用于示意性目的且可根据半 导体器件100的设计形成不同的图案。
图4A和图4B示出了暴露在顶部光刻胶层48的开孔中的芯轴32’(参 见图3A和图3B)的移除。三层式光刻胶50的中间层46和底层44被顶部 光刻胶层48图案化，使得芯轴32’的顶面被暴露。在某实施例中，采用蚀 刻工艺气体通过干蚀刻工艺对暴露的芯轴32’进行图案化，该蚀刻工艺气体 包括O2、CO2、CxHyFz、Ar、N2、H2等、上述组合或能够移除芯轴32’而 不损坏间隔件42的任意其它合适的蚀刻剂。如图4A和图4B中所示，芯 轴32’可仅在半导体器件100的中央部分中进行移除，这是因为芯轴32’可 残留在半导体器件100的边缘部分上。在一些实施例中，移除全部了芯轴 32’。
图5A和图5B示出通过间隔件42图案化硬掩模层30以形成芯轴30’。 在一些实施例中，采用包括O2、CO2、CxHyFz、Ar、N2、H2等或上述组合 的蚀刻工艺气体通过干法蚀刻工艺图案化芯轴层30。如图5A和图5B中所 示，芯轴30’成形为具有宽度W5且相邻芯轴30’由宽度W3间隔开。
图6A和图6B示出了间隔件52沿着芯轴30’的侧壁的形成。在形成芯 轴30’后，间隔件层(未示出)在芯轴30’和硬掩模层28上方形成。该间隔 件层类似于上面描述的间隔件层且本文不再重复描述，然而间隔件层并不 需要相同。间隔件层的厚度可选择成决定最终形成在半导体器件层22中的 部件的厚度。
在间隔件层于芯轴30’上方形成后，该间隔件层可被蚀刻来暴露出芯轴 30’并形成间隔件52。可通过与上述间隔件层蚀刻相似的工艺来蚀刻该间隔 件层且在本文中不再重复该描述，然而间隔件层蚀刻工艺并不需要相同。 在某实施例中，间隔件52成形为具有宽度W6。在某实施例中，宽度W6 约为1X且相邻间隔件52之间的宽度W7约为1X。在一些实施例中，宽度 W5、W6和W7基本相同。
通过在第一组间隔件42的图案(用以形成芯轴30’)的侧壁上形成第 二组间隔件52，进行四重图案化以减小节距，而同时采用更成熟的光刻技 术。例如，当前的工艺能够使用128nm节距光刻和两个16nm厚的间隔件 层来实现32nm节距互连。因此，当前的工艺能够使用193nm浸没式光刻 来获得32nm节距，而同时相较于诸如超紫外线(EUV)光刻等的更新的 光刻方法还具有较低的成本和较高的生产量。
图7A和图7B示出了三层式光刻胶60在间隔件52和芯轴30’上方的 形成。该三层式光刻胶60可基本类似于三层式光刻胶40并包括相对薄的 顶部光刻胶层58、中间层56(例如，BARC)和底层54(例如，硬掩模材 料)。
顶部光刻胶层58可例如通过使用包括辐射束的浸没式光刻系统进行 图案化，该辐射束可为来自KrF准分子激光器的248nm束或来自ArF准分 子激光器的193nm束以曝光顶部光刻胶层58的部分并根据所使用的是正 性光刻胶还是负性光刻胶来显影曝光部分/未曝光部分。因此，诸如图7A 和图7B中所示图案的图案在顶部光刻胶层58中形成，顶部光刻胶层58 包括位于顶部光刻胶层58的中央部分中的开孔。在某实施例中，顶部光刻 胶层58中的开孔的侧壁与间隔件52的侧壁52A(参见图6A和图7A)基 本对齐。顶部光刻胶层58的图案将被用以掩盖芯轴30’的部分，因此可通 过后续蚀刻工艺移除芯轴30’的其它部分。图7A和图7B中所示的图案仅 出于示意性目的且可根据半导体器件100的设计形成不同的图案。
图8A和图8B示出了芯轴30’暴露在顶部光刻胶层58的开孔中的部分 (图7A和图7B)的移除。三层式光刻胶60的中间层56和底层54通过顶 部光刻胶层58被图案化，使得芯轴30’的顶面的部分被暴露。在某实施例 中，使用蚀刻工艺气体通过干蚀刻工艺来图案化暴露的芯轴30’，蚀刻工艺 气体包括O2、CO2、CxHyFz、Ar、N2、H2等、上述组合或能够移除芯轴30’ 而不损害间隔件52和硬掩模层28的任何其它合适的蚀刻剂。如图7A和图 7B所示，芯轴30’可仅仅在半导体器件100的中央部分中被移除，这是因 为芯轴30’可残留在半导体器件100的边缘部分上。
在移除芯轴30’的部分后，间隔件52保留在硬掩模层28的表面上。间 隔件52均具有宽度W6且它们通过宽度W5或W7间隔开。在某实施例中， 宽度W5、W6和W7基本相等。在示例性实施例中，W5、W6和W7都约为 16nm且因此间隔件52的节距为32nm。
如图8A和图8B中所示，由间隔件52和芯轴30’的剩余部分限定的图 案为若干光刻工艺的组合。线形图案A(LA)由包括图1A至图2B中所示 的三层式光刻胶40和间隔件42的光刻步骤产生。线形图案B(LB)由包 括图3A至图4B中所示的三层式光刻胶50和间隔件52的光刻步骤产生。 线形图案C(LC)由包括图7A至图8B中所示的三层式光刻胶60和间隔 件52的光刻步骤产生。
如图9中所示，间隔件52可被用以图案化硬掩模层28、硬掩模层26、 ARC层24及半导体器件层22。在某实施例中，使用蚀刻工艺气体通过干 蚀刻工艺来图案化硬掩模层28，蚀刻工艺气体包括O2、CO2、CxHyFz、Ar、 N2、H2等、上述组合或能够图案化硬掩模层28的任何其它合适的蚀刻剂。 图案化后的硬掩模层28随后被用作用以图案化硬掩模层26的掩模。在某 实施例中，使用包括蚀刻气体的蚀刻工艺来图案化硬掩模层26，该蚀刻气 体包括Cl2、O2、CxHyFz、N2、H2等或上述组合。
可采用图案化后的硬掩模层28作为掩模来图案化ARC24。通过包括 诸如C4F8、N2、O2、Ar等或上述组合的蚀刻剂的蚀刻工艺可将ARC24图 案化。图案化后的硬掩模28可被用以例如通过蚀刻工艺将所示图案传递至 半导体器件层22来形成图案化后的半导体器件层22’。在某实施例中，图 案化后的半导体器件层22’的上部具有在其中形成的多个沟道62。间隔件 52、硬掩模层26及ARC层24可随后如图9中所示被移除。该多个沟道 62可由导电材料进行填充而形成多根导线(参见图10)。
图10示出在图案化后的半导体器件层22’上方形成导电材料66，充满 该多个沟道62。例如，导电材料66可包括例如势垒层、种子层、衬垫、 或多层或者上述的组合(未示出)。使用电化学涂覆(ECP)方法和/或其 它沉积方法可使填充材料在层/衬垫上方形成，该填充材料诸如为铜、铜合 金、铝、铝合金等或上述的组合。如图10所示，可用化学机械抛光(CMP) 工艺和/或蚀刻工艺来从图案化后的半导体器件层22’的顶面上方移除过多 的导电材料66，如此在图案化后的半导体器件层22’中形成多根导线66。 导线66具有与如图8A和图8B中所示的间隔件52基本相同的节距和间距。
可对用于各个层的材料进行选择以确保各层之间足够的蚀刻选择性。 在示例性实施例中，硬掩模层26为氮化钛，硬掩模层28为TEOS，芯轴 层30为非晶硅，芯轴层32为氮化硅，且间隔件42和52都为氧化钛。在 另一示例性实施例中，硬掩模层26为氧化钛、硬掩模层28为SiOxCy，芯 轴层30为AlOxNy，芯轴层32为SiON，且间隔件42和52都为氮化钛。 这些实施例仅仅是可被使用的材料的可能组合的实例，且本发明并不意在 局限于这些特定实施例。
通过形成两组具有基本相同宽度的间隔件(间隔件42和52)，进行 四重图案化来减小节距，这样允许使用更成熟的光刻工艺。例如，当前的 工艺能够使用128nm节距光刻和两个16nm厚间隔件层来获得32nm节距 互连。因此，当前的工艺能够使用193nm浸没式光刻来获得32nm节距， 而同时相较于诸如超紫外线(EUV)光刻等的更新的光刻方法还具有较低 的成本和较高的生产量。
图11A至图15B为根据另一实施例的半导体器件200的图案化的中间 阶段的截面图。除半导体器件200在芯轴层30和32之间包括另一硬掩模 层31之外，半导体器件200的图案化类似于半导体器件100的图案化。另 外的硬掩模层31允许另外的材料组合用于硬掩模层和芯轴层。关于本实施 例与先前所述实施例相似的那些细节在本文中不再重复。
参照图11A和图11B，硬掩模层26、28和31及芯轴层30和32在ARC24 上方形成。在某实施例中，硬掩模层26为金属硬掩模层而硬掩模层28、 30、31和32为介电硬掩模层。在后续加工步骤中，采用多种光刻和蚀刻 技术将图案传递到硬掩模层26上。硬掩模层26然后可被用作图案化掩模 以用于蚀刻下方的ARC24和半导体器件层22。硬掩模层26可为诸如氮化 钛、氧化钛等或上述组合的掩模材料。硬掩模层26可采用诸如CVD、PVD、 ALD等或上述组合的工艺形成。在某实施例中，硬掩模层26成形为具有 从约100埃至约500埃的厚度。
硬掩模层28可沉积在硬掩模层26上方。硬掩模层28可被用作掩模图 案以用于硬掩模层26。在后续加工步骤中，通过随后可被传递至硬掩模层 26的多图案来图案化硬掩模层28。硬掩模层28可为诸如TEOS、SiOxCy等或上述组合的掩模材料。硬掩模层28可使用诸如CVD、ALD等或上述 组合的工艺形成。在某实施例中，硬掩模层28成形为具有从约100埃至约 1000埃的厚度。
芯轴层30在硬掩模层28上方形成。芯轴层30可为掩模材料，该掩模 材料诸如非晶硅、诸如AlOxNy的金属膜等或上述组合或可被图案化并被选 择性移除的任意其它材料。芯轴层30可采用诸如CVD、ALD等或上述组 合的工艺制成。在某实施例中，芯轴层30成形为具有从约200埃至约1000 埃的厚度。
硬掩模层31在芯轴层30上方形成。硬掩模层31可通过与上述硬掩模 层28相似的工艺和材料形成且本文不再重复描述，然而硬掩模层28和31 不需要相同。
芯轴层32在硬掩模层31上方形成。芯轴层32可通过与上述芯轴层 30相似的工艺、材料形成，且本文不再重复描述，然而芯轴层30和32不 需要相同。
图12A和图12B示出在芯轴层32已经被图案化而在硬掩模层31的表 面上形成开孔和芯轴32’之后产生的结构。形成图12A和图12B的工艺类 似于上面在图2A和图2B中所述的工艺且本文不再重复描述。
图13A和图13B示出了三层式光刻胶50在芯轴32’和硬掩模层31上 方的形成。形成图13A和图13B的工艺类似于上面在图3A和图3B中所 述的工艺且本文不再重复描述。
图14A和图14B示出了暴露在顶部光刻胶层48的开孔中的芯轴32’ (参见图13A和图13B)的移除。形成图14A和图14B的工艺类似于上面 在图4A和图4B中所述的工艺且本文不再重复描述。
图15A和图15B示出通过间隔件42图案化硬掩模层31和芯轴层30 而形成芯轴30’。间隔件42被用作掩模来图案化硬掩模层31，硬掩模层31 被用作掩模来图案化芯轴层30。在某实施例中，采用蚀刻工艺气体通过干 蚀刻工艺来图案化硬掩模层31，蚀刻工艺气体包括O2、CO2、CxHyFz、Ar、 N2、H2等、上述组合或能够图案化硬掩模层31的任何其它合适的蚀刻剂。 形成图15A和图15B中的结构的剩余加工步骤类似于上面在图5A和图5B 中所述的工艺且本文不再重复描述。
图15A和图15B中所示半导体器件200的中间结构将经历与上面在图 6A至图10中所述加工步骤类似的进一步加工且本文不再描述这些加工步 骤。
一个实施例为形成半导体器件的方法，该方法包括在半导体器件层上 方形成第一硬掩模层，第一硬掩模层包括含金属材料，在第一硬掩模层上 方形成第二硬掩模层，并在第二硬掩模层上方形成第一组含金属间隔件。 该方法进一步包括使用第一组含金属间隔件作为掩模来图案化第二硬掩模 层，在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件，并且 采用第二组含金属间隔件作为掩模来图案化第一硬掩模层。
另一实施例为图案化半导体器件的方法，该方法包括在半导体器件层 上方形成第一硬掩模层，在第一硬掩模层上方形成第二硬掩模层，在第二 硬掩模层上方形成第三硬掩模层以及在第三硬掩模层上方形成第四硬掩模 层。该方法进一步包括图案化第四硬掩模层来形成多个第四硬掩模部分， 该多个第四硬掩模部分具有第一节距，在该多个第四硬掩模部分的侧壁上 形成第一多个含金属间隔件，该第一多个含金属间隔件具有第二节距，第 二节距小于第一节距，移除第四硬掩模部分，以及使用该第一多个含金属 间隔件作为掩模来图案化第三硬掩模层以形成多个第三硬掩模部分，该多 个第三硬掩模部分具有所述第二节距。该方法进一步包括在该多个第三硬 掩模部分的侧壁上形成第二多个含金属间隔件，该第二多个含金属间隔件 具有第三节距，第三节距小于第二节距，移除第三硬掩模部分，以及采用 该第二多个含金属间隔件作为掩模来图案化第二硬掩模、第一硬掩模及半 导体器件层。
又一实施例为图案化半导体器件的方法，该方法包括在第一硬掩模层 和半导体器件层上方形成第二硬掩模层，图案化第二硬掩模层以形成多个 第二硬掩模部分，在该多个第二硬掩模部分上方共形地形成第一含金属间 隔件层，以及蚀刻第一含金属间隔件层以在第二硬掩模部分的侧壁上形成 第一组间隔件。该方法进一步包括从第一组间隔件之间移除第二硬掩模部 分，第一组间隔件形成第一掩模图案，使用第一掩模图案来图案化第一硬 掩模层以形成多个第一硬掩模部分，在该多个第一硬掩模部分的上方共形 地形成第二含金属间隔件层，以及蚀刻第二含金属间隔件层以在第一硬掩 模部分的侧壁上形成第二组间隔件。该方法进一步包括从第二组间隔件之 间移除第一硬掩模部分，第二组间隔件形成第二掩模图案，以及使用第二 掩模图案来图案化半导体器件层。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附 权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。 而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组 分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过 本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例 基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、 方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工 艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要 求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。