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1、(10)申请公布号 (43)申请公布日 (21)申请号 201380037843.2 (22)申请日 2013.08.01 12180379.5 2012.08.14 EP H01L 27/06(2006.01) H01L 49/02(2006.01) H01L 23/522(2006.01) H01L 23/66(2006.01) (71)申请人 索尼公司 地址 日本东京 (72)发明人 斯特凡科克 托马斯默克勒 (74)专利代理机构 北京康信知识产权代理有限 责任公司 11240 代理人 余刚 吴孟秋 (54) 发明名称 集成半导体器件 (57) 摘要 具有稳定功能的集成半导体器件包括衬底。
2、层 (126)、绝缘层 (133)、形成于所述衬底层 (126) 与所述绝缘层 (133) 之间的接地平面层 (128) 以 及形成在所述衬底层(126)的背离所述绝缘层 (133)的表面(137)上的信号平面层(131)。n-端 口 (121)，例如，晶体管 (121) 形成在所述衬底层 (126) 的第一侧 (127) 上的所述衬底层 (126) 内。 通孔 (136) 形成为穿过所述绝缘层 (133)。电阻 器 (125) 形成在所述接地平面层 (128) 内。 (30)优先权数据 (85)PCT国际申请进入国家阶段日 2015.01.15 (86)PCT国际申请的申请数据 PCT/EP。
3、2013/066209 2013.08.01 (87)PCT国际申请的公布数据 WO2014/026858 EN 2014.02.20 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书5页 附图10页 (10)申请公布号 CN 104471711 A (43)申请公布日 2015.03.25 CN 104471711 A 1/2 页 2 1.一种集成半导体器件，包括 ： - 衬底层 (126)， -n- 端口 (121)，n 为等于或大于 2 的整数，具有第一端口端子、第二端口端子以及接地 端子，所述 n- 端口形成在所述衬底层 (12。
4、6) 的第一侧 (127) 上的所述衬底层 (126) 内， - 绝缘层 (133)，形成在所述衬底层 (126) 的所述第一侧 (127) 上的表面上， - 接地平面层 (128)，形成在所述衬底层 (126) 与所述绝缘层 (133) 之间，所述接地平 面层 (128) 与所述 n- 端口的一个端子接触， - 信号平面层 (131)，形成在所述绝缘层 (131) 的背离所述衬底层 (126) 的表面 (137) 上， -通孔(136)，形成为穿过所述绝缘层(133)并且使所述信号平面层(131)与所述n-端 口的另一端子而非所述接地平面层接触， - 端子 (132)，形成在所述绝缘层 (1。
5、33) 内，并电接触所述 n- 端口的既不与所述接地平 面层 (128) 接触也不与所述信号平面层 (131) 接触的所述端子，以及 - 电阻器 (125)，形成在所述接地平面层 (128) 内。 2.根据权利要求 1 所述的集成半导体器件， 其中，所述电阻器 (125) 在所述衬底层 (126) 的所述第一侧 (127) 上的所述表面上形 成为板。 3.根据权利要求 2 所述的集成半导体器件， 其中，所述电阻器 (125) 具有矩形形状，所述矩形形状具有沿信号流的方向的长度以 及垂直于所述信号流方向的宽度。 4.根据权利要求 3 所述的集成半导体器件， 其中，所述电阻器 (125) 的长度大。
6、于其宽度。 5.根据权利要求 3 所述的集成半导体器件， 其中，所述电阻器 (125) 的长度小于其宽度。 6.根据任一前述权利要求所述的集成半导体器件， 其中，所述电阻器 (125) 由接地平面材料环绕。 7.根据任一前述权利要求所述的集成半导体器件， 其中，所述信号平面层 (131) 的宽度小于所述电阻器 (125) 的宽度。 8.根据任一前述权利要求所述的集成半导体器件， 其中，所述集成半导体器件 (120) 被配置为用作高频放大器，特别是在高于 100GHz 的 频率范围内的高频放大器。 9.根据任一前述权利要求所述的集成半导体器件， 其中，所述 n- 端口包括具有源极 (124)、栅。
7、极 (123) 和漏极 (122) 的晶体管 (121)，所 述晶体管形成在所述衬底层 (126) 的第一侧 (127) 上的所述衬底层 (126) 内， 其中，所述接地平面层 (128) 与所述晶体管的所述源极 (124)、所述栅极 (123) 或所述 漏极 (122) 接触， 其中，所述通孔(136)使所述信号平面层(131)与所述晶体管的所述漏极、所述源极或 所述栅极电接触，并且 其中，所述端子 (132) 电接触所述晶体管的既不与所述接地平面层 (128) 接触也不与 权 利 要 求 书CN 104471711 A 2/2 页 3 所述信号平面层 (131) 接触的所述元件， 10.根。
8、据权利要求 9 所述的集成半导体器件， 其中，所述接地平面层(128)与所述晶体管的所述源极(124)接触，并且所述通孔 (136) 使所述信号平面层 (131) 与所述晶体管的所述漏极 (122) 接触， 并进一步包括栅极端子(132)，所述栅极端子(132)形成在所述绝缘层(133)内并电接 触所述晶体管的所述栅极 (123)。 11.一种根据权利要求 9 中任一项所述的集成半导体器件， 其中，所述接地平面层(128)与所述晶体管的所述漏极(122)接触，并且所述通孔 (136) 使所述信号平面层 (131) 与所述晶体管的所述源极 (124) 电接触， 并进一步包括栅极端子(132)，所。
9、述栅极端子(132)形成在所述绝缘层(133)内并电接 触所述晶体管的所述栅极 (123)。 12.根据权利要求 9 所述的集成半导体器件， 其中，所述接地平面层(128)与所述晶体管的所述栅极(123)接触，并且所述通孔 (136) 使所述信号平面层 (131) 与所述晶体管的所述漏极 (122) 电接触， 并进一步包括源极端子(132)，所述源极端子(132)形成在所述绝缘层(133)内并电接 触所述晶体管的所述源极 (124)。 权 利 要 求 书CN 104471711 A 1/5 页 4 集成半导体器件 技术领域 0001 本公开涉及具有稳定功能的集成半导体器件，特别地涉及用于或用作。
10、高频放大器 的集成半导体器件。 背景技术 0002 对于放大器电路，通常稳定性是正常运行的一个关键因素。例如，对于低噪声放大 器，通常通过向晶体管或 MOSFET( 金属氧化物半导体场效应晶体管 ) 的漏极侧匹配电路增 加阻抗实现稳定性。然而，这种用于稳定的措施通常会给晶体管的偏置电压带来电压降，该 晶体管的偏置电压取决于偏置电流及其本身的电阻值。这意味着例如对于调制输入信号， 电压降也被调制并且因此还随时间而变。这使放大器的非线性行为进一步劣化。 0003 在 Chen Chi 等的“An X-band GaN combined solid-state power amplifier”， S。
11、emiconductors(2009)，Vol.30，Issue.9，第095001-1至第095001-5页中描述了固态功率 放大器的稳定性。 0004 在US 5,869,381A中公开了具有改善的稳定性和增益的RF功率晶体管。在该文件 中提出了通过将集成电容元件与电阻元件并行地包含在发射极电路中的发射极镇流电阻。 0005 本文中所提供的“背景技术”描述是为了整体地呈现本公开的背景的目的。某种 程度在背景技术部分描述的、目前署名发明人的工作以及申请时未另外限定为现有技术的 描述的方面，既没有明示也没有默示承认作为本发明的现有技术。 发明内容 0006 目的是提供具有期望的稳定功能但避免引。
12、入电压降以及具有能够容易制造的简 单设计的集成半导体器件。 0007 根据一个方面，提供了一种集成半导体器件，包括 ： 0008 - 衬底层， 0009 -n-端口，n为等于或大于2的整数，具有第一端口端子、第二端口端子以及接地端 子，所述 n- 端口形成在所述衬底层的第一侧上的所述衬底层内， 0010 - 绝缘层，形成在所述衬底层的所述第一侧上的表面上， 0011 - 接地平面层，形成在所述衬底层与所述绝缘层之间，所述接地平面层与所述 n- 端口的一个端子接触， 0012 - 信号平面层，形成在所述绝缘层的背离所述衬底层的表面上， 0013 - 通孔，形成为穿过所述绝缘层并且使所述信号平面层。
13、与所述 n- 端口的另一端子 而非所述接地平面层接触， 0014 - 端子，形成在所述绝缘层内并电接触所述 n- 端口的既不与所述接地平面层接触 也不与所述信号平面层接触的所述端子，以及 0015 - 电阻器，形成在所述接地平面层内。 0016 本公开的一个方面是提供在接地平面内而并非传统地在信号平面层中的电阻器。 说 明 书CN 104471711 A 2/5 页 5 因而，电阻器通过引入电磁场 (RF) 的损耗来影响电 (RF-) 场。因此，使用所提出的集成半 导体器件能够实现例如放大器电路的期望稳定性标准。 0017 优选地，n- 极 (pole) 是双极或三极并且包括晶体管。所述晶体管。
14、优选地是 MOS 晶体管，但通常可将任何 FET( 场效应晶体管 ) 用作在提出的半导体器件中的晶体管并可 受益于所提出的稳定化技术。这种其他晶体管包括例如，HEMT( 高电子迁移率晶体管 ) 和 MESFET( 金属半导体场效应管 )。此外，双极晶体管也可被用于所提出的半导体器件中。此 外，n- 极可包括除晶体管之外的其他元件，如电容器、电感器或其他有源元件。 0018 应当理解，本发明的前述一般性描述和以下详细描述都是示例性的，而非限制本 发明。 附图说明 0019 在结合附图参照以下详细描述更好地理解本发明时，可更容易获得对本公开及其 许多附带优点的更加全面的理解，其中 ： 0020 图。
15、 1 示出了传统单级放大器的电路图， 0021 图 2 示出了图 1 所示的放大器的第一实施的截面图， 0022 图 3 示出了图 1 所示的放大器的第二实施的截面图， 0023 图 4 示出了包括两端口的所提出的集成半导体器件的第一实施方式的电路图， 0024 图 5 示出了包括晶体管的所提出的集成半导体器件的第二实施方式的电路图， 0025 图6示出了在图5中示出的所提出的集成半导体器件的第二实施方式的实施的截 面图和俯视图， 0026 图 7 示出了说明具有和不具有在接地平面中实施的电阻器的传输线路的插入损 耗的示图， 0027 图 8 示出了为了稳定性使用已知措施和所提出的措施的单级放。
16、大器的增益和稳 定性能的示图， 0028 图 9 示出了包括三端口的所提出的集成半导体器件的第三实施方式的电路图， 0029 图 10 示出了包括在级联配置中设计的两个晶体管的所提出的集成半导体器件的 第四实施方式的电路图， 0030 图11示出了在图10中示出的所提出的集成半导体器件的第四实施方式的实施的 截面图和俯视图， 0031 图 12 示出了包括两端口的所提出的集成半导体器件的第五实施方式的电路图。 具体实施方式 0032 现在参考附图，其中，贯穿几个视图，相同的附图标记指定相同或相应的部分，图 1 示出了具有漏极/输出稳定性的传统单级放大器10的电路图。放大器10包括具有漏极12、。
17、 栅极 13 以及源极 14 的晶体管 11( 在该实施方式中例如为 MOS 晶体管 )。在所描绘的共源 配置中，源极 14 被连接至接地。在漏极 12 与源极 14 之间设置漏极偏压。在栅极 13 与源 极 14 之间设置栅极偏压。 0033 对于任何类型的放大器电路，稳定性是正常运行的一个关键因素。通常通过向漏 极侧匹配电路(例如，低噪声或功率放大器)增加阻抗(电阻器15)来实现稳定性。这种稳 说 明 书CN 104471711 A 3/5 页 6 定方法的缺点是电压降 (U 降 ) 被引入到晶体管 11 的偏压 ( 其取决于偏置电流和电阻值 )。 这意味着对于调制的输入信号，电压降也被调。
18、制并且因此随时间而变化。这使放大器的非 线性行为进一步劣化。 0034 参考图 2 描述实现这种电路 10 的一个实施方式，图 2 示出了使用传统传输线路类 型的传统 ( 部分 ) 集成放大器 20 的截面图。其包括具有漏极 22、栅极 23 以及源极 24 的 晶体管 21，该晶体管 21 形成在所述衬底层 26 的第一侧 27 上的衬底层 26 内。接地平面层 的第一部分 28 形成在所述衬底层 26 的与第一侧 27 相对的第二侧 29 上。此外，接地平面 层的另一部分 28形成在衬底层 26 的第一侧 27 上。接地平面层的两个部分 28、28通过 形成为穿过所述衬底层 26 的通孔 。
19、30 电连接。接地平面层的上部分 28电气连接至晶体管 21 的源极 24。信号平面层 31 形成在所述衬底层 26 的第一侧 27 上并电气连接至晶体管 21 的漏极 22。栅极端子 32 电气连接至晶体管 21 的栅极 23。最后，电阻器 25 形成在所述信 号平面层 31 内。 0035 由于电路稍后通常附接至“金属架 (metal holder)”或封装件，所有部件 ( 晶体 管、电阻器、电容器 ( 未示出 ) 位于衬底层的顶侧。对于集成电路 (IC)，( 由于加工技术 ) 除了电路元件处于衬底的顶部甚至没有更多的选择。图 2 所示的实施方式使用“经典的”传 输线路技术，这意味着通过衬。
20、底层 26 在信号平面层 31 与接地平面层 28 之间引导电场。显 然电阻器 25 中断传输线路因此引起信号线 31( 信号平面层 ) 上的电压降。 0036 参考图 3 描述实现电路 10 的实现的另一个实施方式，图 3 示出使用前侧传输线路 类型的传统 ( 部分 ) 集成放大器 40 的截面图。与图 2 所示的实施方式相比，所有的电路放 置在衬底层 26 的顶部，衬底层 26 仅用作“载体”并不再用作电磁波的波导。在衬底层的顶 部完成信号平面层 31 与接地平面层 28 之间的电磁波的引导，信号平面层 31 与接地平面层 28 通过绝缘层 33，特别地介电层 ( 例如，BCB( 苯并环丁。
21、烯 ) 分开。 0037 为了实现电阻性负载 ( 即，电阻器 25)，信号线 31 中断并经由通孔 34 连接至电阻 器平面 (level) 并经由另一通孔 35 再次返回连接到信号线。因此，在衬底层 26 的表面 27 上设置邻近电阻器 25 的信号线的另外的部分 31、31”。设置穿过绝缘层 33 的另一通孔 36 以经由信号平面层的另一部分 31”使信号平面层 31 与漏极 22 接触。这是典型的情形，与 信号平面相比，电阻器平面是不同的。 0038 对于这种配置，存在一些严重的缺陷。为了避免信号平面层 31 与接地平面层 28 之间的短路 (shortage)，电阻器 25 与接地平面。
22、层 28 电气绝缘。因此，为电磁场创建孔径 (aperture) 并且从而能量能够发射到衬底中。这将会引起电路的劣化。 0039 此外，由于电阻器25与信号平面层的部分31、31、31”、的不同平面，通孔34、 35、36 必须连接它们以实现连通性。这给电阻器 25 引入寄生电容 (parasite) 而且也使电 路性能劣化。 0040 由于设计规则，通孔34、35、36和电阻器尺寸在尺寸上具有局限性，因此在值 (value)上也具有局限性。这主要限制了最低可实现的电阻值。为此，与最佳电路性能所需 的相比必须接受过多的阻抗，这导致例如放大器中不必要的增益损耗或者输出功率损耗， 因为晶体管的工作。
23、电压比所必要的下降得更多。 0041 为了克服上述问题，提出如图 4 中的作为第一实施方式所示的半导体集成电路 100a。电路 100a 包括具有第一端口端子 111、第二端口端子 112 和接地端子 113 的两端口 说 明 书CN 104471711 A 4/5 页 7 110( 一般为 n- 端口，n 是等于或大于 2 的整数 )。在第一端口端子 111 与接地端子 113 之 间设置第一偏压。在第二端口端子 112 与接地端子 113 之间设置第二偏压。然而，与图 1 所示的电路 10 相反，电阻器 115 放置在接地平面中并且通过引入电磁场的损耗影响电场。 因此，可例如为放大器电路实。
24、现稳定性标准。电阻器 115 通过由接地平面的部分 ( 例如，接 地平面金属 ) 形成的 DC 旁路 116 来设旁路从而克服电压降。由于接地平面材料一般分布 在整个电路上，因此只有信号线的“金属损失”影响晶体管偏压。由于稳定作用所以不会引 入额外的电压降。 0042 图 5 示出了包括晶体管 120a 作为两端口 110 的主要元件的半导体集成电路 100b 的第二实施方式的电路图。晶体管 120 包括栅极 121、漏极 122 和源极 123。源极 123 耦接 至接地端子 113。增益 121 和漏极 122 分别耦接至第一端口端子 111 和第二端口端子 112， 并且因此耦接至相应偏。
25、压。 0043 图 6A 示出了在图 5 中所示的电路 100b 作为 ( 部分地 ) 使用前侧传输线路的集成 半导体器件的截面图，并且图 6B 示出了其详细俯视图。器件包括具有漏极 122、栅极 121 和源极 122 的晶体管 120，晶体管 120 形成在所述衬底层 126 的第一侧 127 上的衬底层 126 内。接地平面层 128 形成在所述衬底层 126 的第一侧 127 的表面上。所述接地平面层 128 与所述晶体管 121 的源极 123 接触 ( 在此处所示的共源配置中 ；对于如共漏或共栅接地的 不同配置，如下面示出和说明地将相应地连接到漏极或栅极 )。绝缘层 133 形成在。
26、所述衬 底层 126 的第一侧 127 的表面上。信号平面层 131 形成在所述绝缘层 131 的背离所述衬底 层 126 的表面 137 上。通孔 136 形成为穿过所述绝缘层 133 以通过信号平面层 131的另 一部分使所述信号平面层 131 与所述晶体管 121 的所述漏极 122 电接触。栅极端子 132 形 成在所述绝缘层 133 内以电接触所述晶体管 121 的所述栅极 121。电阻器 125 形成在所述 衬底层 126 的表面 127 上的所述接地平面层 128 内。 0044 如在图 6B 所绘出的俯视图中，电阻器 125 在所述表面上形成为板，优选地具有矩 形形状，该矩形形。
27、状具有沿信号流的方向的长度以及垂直于信号流方向的宽度。优选地，电 阻器 125 的长度大于其宽度并且电阻器 125 由接地平面材料 128 环绕。此外，信号平面层 131 的宽度小于电阻器 125 的宽度。 0045 通过改变电阻器 125 的宽度和长度以及通孔的不存在 ( 与图 3 所示的已知实施方 式相比 )，给出电阻值的更大调谐范围 ( 尤其是对于低电阻 )，因为无需考虑用于例如通孔 互联的间隙 (clearance)( 基于单独工艺设计规则 )。 0046 在图 7 中，示出了对比频率的插入损耗 (dB/mm 线长度 )。曲线图 201 示出了在接 地平面层中没有电阻器的情况下的传输线。
28、路的插入损耗，曲线图 202 至 207 示出了在接地 平面层中具有电阻器的情况下的传输线路的插入损耗，其中，对于这些计算，电阻器的宽度 改变并且电阻器的长度为 1mm。 0047 在其他实施方式中，电阻器的长度比其宽度要短。这具有能够实现比表面电阻 (sheet resistance) 低的电阻值的效果，这可能在某些应用中需要。 0048 此外，原则上，对于电阻器，电阻材料的任何补片 (patch) 都是可以的。与信号线 下方的面积的大小相比，形状通常没那么重要。也可通过例如使接地金属面积不足产生补 片的阻抗行为。 0049 如从图 7 所示的图表可见，不同传输线路的 DC 电阻是相同的。另。
29、一方面，通过在 说 明 书CN 104471711 A 5/5 页 8 接地平面层增加电阻器 ( 如所说明的 )，能够影响例如放大器电路中的插入损耗并因此能 够影响稳定性的改善。在这种情况下，电阻器被设计成在最佳地工作在 100GHz 频率范围及 以上。 0050 在图 8 中，示出了所设计的用于 110GHz 工作频率的单级放大器的增益和稳定性 能。曲线图 301 和 302( 实线 ) 示出了如在图 1 所示的已知电路的增益和稳定性能。曲线 图 303 和 304( 虚线 ) 示出了如在图 5 所示的所提出的电路的增益和稳定性能。在该具体 实例中，阻抗值是 5 欧姆。根据结果，两个电路之间。
30、不存在显著的差异，这确认了所提出的 集成半导体器件的期望性能以及本发明的功能。 0051 图 9 示出了包括三端口 140 的所提出的集成半导体器件 100c 的第三实施方式的 电路图。三端口 140 包括第一端口端子 111、第二端口端子 112、第三端口端子 114 以及接 地端子 113。同样，在第三端口端子 114 与接地端子 113 之间设置第三偏压。 0052 图 10 示出了包括第一晶体管 150 和第二晶体管 160 作为三端口 140 的主要元件 的所提出的集成半导体器件 100d 的第四实施方式的电路图。图 10 所示的电路为所谓的级 联配置。级联配置已经被用于较高增益、较。
31、高带宽、更好的输入 / 输出隔离以及较高输入 / 输出阻抗。第一晶体管 150 包括栅极 151、漏极 152 和源极 153，以及第二晶体管 160 包括 栅极 161、耦接至第一晶体管 150 的源极 153 的漏极 162、以及源极 163。第一晶体管 150 的 栅极151耦接至抵靠接地的电容器154以及第三端口端子114。第一晶体管150的漏极152 耦接至漏极偏压。第二晶体管 160 的栅极耦接至栅极偏压。第二晶体管 160 的源极 163 耦 接至接地。 0053 图 11 示出了在图 10 中示出的所提出的集成半导体器件 100d 的第四实施方式的 截面图。两个晶体管 160 。
32、的各个端子通过信号平面层的各个段 131a-d、131a-c 以及各个 通孔 136a-c 连接。 0054 图 12 示出了根据本发明的半导体电路 100e 的第五实施方式的电路图。该第五实 施方式与图4所示的第一实施方式相似，但在此包括两个电阻器115a、115b。在双极110的 各个侧上，电阻器115a、115b的其中一个设置在接地平面内并耦接至相应接地端子113。在 某些应用中，这根据需要在输入和输出处提供电阻性负载以实现稳定性。 0055 所提出的集成半导体器件被配置为用作高频 ( 或微波 ) 放大器，特别是 100GHz 在 以上的频率范围内的高频放大器。例如，其他应用也是可以的，。
33、例如将所提出的集成半导体 器件用作 ( 基本 ) 不具有 DC 电阻 ( 由于导电体的导电性一般不可避免地存在小的 DC 阻 抗 ) 的衰减器或功率分配器 (power splitter)。 0056 显然，根据上述教导，对本公开的各种修改和变化都是可以的。因此应当理解，在 所附权利要求的范围内，本发明可按不同于本文具体描述的方式来实践。 0057 在权利要求中，措辞“包括”不排除其他元件或步骤，不定冠词“一”或“一个”不排 除多个。单个元件或者其他单元可执行权利要求中所述的几项功能。在相互不同的从属权 利要求中引用特定措施的这一事实并不表示这些措施的组合不能被用于改进。 0058 在权利要求。
34、中的任何附图标记不应被解释为限制本范围。 说 明 书CN 104471711 A 1/10 页 9 图1 图2 说 明 书 附 图CN 104471711 A 2/10 页 10 图3 说 明 书 附 图CN 104471711 A 3/10 页 11 图4 说 明 书 附 图CN 104471711 A 4/10 页 12 图5 说 明 书 附 图CN 104471711 A 5/10 页 13 说 明 书 附 图CN 104471711 A 6/10 页 14 图7 说 明 书 附 图CN 104471711 A 7/10 页 15 图8 说 明 书 附 图CN 104471711 A 8/10 页 16 图9 说 明 书 附 图CN 104471711 A 9/10 页 17 图 10 说 明 书 附 图CN 104471711 A 10/10 页 18 图 11 图 12 说 明 书 附 图CN 104471711 A 。