表面处理的方法和系统 本发明涉及通过应用等离子体进行处理的一个衬底的表面处理，特别是涉及一种向一个表面待处理的衬底提供一个偏置电压的方法。
图2示出最典型的常规偏置方法，称之为射频偏置。把一个待刻蚀的衬底1通过一个电容器2连接到一个高频电源3。把一个如图3中示出的正弦波电压通过电容器2加到衬底1。此时，由于一种等离子体4提供的电子的数量比离子的数量大许多倍，故使负电荷积累在电容器2的衬底一侧。因为该电容器电荷的缘故，在衬底上出现一个如图4中示出的向负方向移动的电压。用于刻蚀的正离子被该负电压加速并且垂直地入射在该衬底上，因此能以一种各向异性的形状来刻蚀该衬底。
在JP-A-56-13480(在1981年2月9日公开)和JP-A-6-61182(在1994年3月4日公开)中揭示了另一种思路，其中应用脉冲波形的电压作为偏置电压。但是，除了本发明认识到脉冲波的占空比和重复频率的重要性之外，迄今为止还没有认识到它们的重要性。
正如从图4中示出的衬底偏置电压波看到地，虽然需要在电子撞击在衬底上的正周期内对电子进行加速，但在正周期内其正电压几乎是零。因而，电子几乎未被加速和撞击在衬底上，当通过该偏置方法进行微细的图形刻蚀时，在衬底上产生局部电荷聚集。图5示出引起此种电荷聚集的作用机制。由于离子5被加速和垂直地撞击在衬底上，它们可到达一个精细图形的底部。由于电子6未被加速和各向同性地撞击在衬底上，故它们被一个掩模7所阻拦，未到达一个精细图形的底部(电子遮蔽现象)。因而，给该精细图形的侧面充电而具有负电荷，给该精细图形的底部充电至而具有正电荷。
由于这种电子遮蔽而产生的电荷聚集在等离子刻蚀中带来种种麻烦。最严重的问题之一是用作栅的多晶硅刻蚀加工中发生的局部侧面刻蚀(开槽)。图6示出这种开槽的作用机制。从由于电子遮蔽现象在该微细图形的底部上产生的正电荷处排斥出刻蚀类的离子5，这些离子撞击在该图形的侧面上。这些入射到侧面的离子在一个多晶硅层8和一个下面的二氧化硅层9间的界面内产生一个称之为开槽的局部侧面刻蚀10。
由于电子遮蔽现象引起的电荷聚集也在金属布线的工艺过程中出现，并且损伤栅氧化膜。图7示出这种损伤的作用机制。因电子遮蔽而积累在该微细图形的底部上的正电荷被收集到一个浮栅12(该浮栅被连接到一个金属布线导体11)，并对在该浮栅12和一个衬底硅13间的一个栅氧化层14产生诸如介质击穿的损伤。
此外，由于电子遮蔽现象引起的电荷聚集在微小的孔，如沟和接触孔的刻蚀工艺中产生麻烦或不希望有的异常形状，如副沟或弯弓形。图8说明了上述异常形状的产生的作用机制。正如在多晶硅刻蚀中的情况一样。使负电荷积累在一个孔的侧面上，使正电荷积累在该孔的底部上。这种电荷聚集使起刻蚀作用的离子5偏转，结果该离子5撞击在该孔的侧面和底的角部上。因而刻蚀该孔的侧面和底的角部，从而产生不希望有的异常形状，如弯弓形15和次沟16。
本发明是用来消除电子遮蔽现象，从而解决如开槽、电荷聚集损伤、弯弓形和副沟等的种种问题。
按照本发明的一个方面，如图1中所示，提供一个用作偏置电源的脉冲发生器17来代替常规的正弦波高频电源。该脉冲发生器向被处理的衬底提供作为偏置电压的正脉冲电压。在此情况下，选择该脉冲电压的占空比和重复频率使得该衬底(该衬底的表面被处理)的电位的最大值高于上述等离子体的电位的最大值。该占空比和重复频率的特定值分别是等于或低于5％和等于或高于400KHz，上述占空比和重复频率的更为可取的值分别是等于或高于1％和等于或高于1MHz。
现在我们考虑图1中的脉冲源17提供图9中所示的一个正脉冲电压的情况。在放电已开始的瞬间，电容器没有存贮电荷，故与输入电压相同的偏置电压波，如在图10中所示，出现在被处理的衬底上。当偏置电压波是如图10中所示时，大数量电子撞击衬底的正周期比小数量离子撞击衬底的负周期短得多，结果在正周期内撞击衬底的负电荷的数量等于在负周期内撞击衬底的正电荷的数量。因而，在一个周期内总的电荷变成零，其结果是在图1中的电容器2上未感应出电荷。因此在刻蚀的工艺过程期间保持图10中示出的衬底偏置电压。关于图10中的衬底偏置电压波，在负周期内的负电压对离子进行加速使之撞击衬底，而在正周期内把正电压提供给衬底，由此对电子进行加速使之垂直地撞击在衬底上。因而，如图11中所说明的，电子5和离子6都能撞击到该精细图形的底部上。此外，由于在一个周期内正的和负的撞击电荷的总量是零，故没有因电子遮蔽现象引起的电荷聚集。
通过摸拟来估计比负周期时间短很多的正周期时间和一个周期的时间。分别把电子密度、电子温度和电容值选择为1011/cm3、3ev和30pF/cm2(这些值是应用一种高密度等离子体的刻蚀系统的标准值)来作为模拟的参数。此外，考虑使用氯气作为刻蚀气体，故把摸拟中使用的离子质量选择为35.5au。
首先，在所提供的脉冲电压200V、重复频率10MHz和占空比1％及10％的条件下计算衬底偏置电压波。图12和13示出计算结果。参照这些图可知，当占空比小到1％时，脉冲电压升高到很正的程度以使电子加速。此外，在脉冲间的间歇期间产生自偏置。当脉冲的占空比大到10％时，脉冲几乎没有正的部分，因此不能加速电子。
图14示出占空比与该衬底偏置电压波的正的部分的大小间的关系。可以把这个结果划分为下述的三个区域。
在占空比是0.5％或更低的区域A中，提供脉冲时出现在衬底表面上的电子加速电压的大小是恒定的，重复频度对其没有影响。在此区域中，刻蚀主要是在一个浮动电位下进行的。由于在该浮动电位下的电子遮蔽引起的正电荷聚集是通过间歇的正脉冲电压来释放的。因而，随着脉冲的重复频度的增加可增加消除电荷聚集的效果。
在占空比是从0.5％至5％的区域B中，随着占空比的增加使电子加速电压降低，但该电子加速电压仍高于等离子体电位。特别是当占空比是1％或更低时，电子加速电压的大小是输入脉冲峰值的50％或更高，这个电子加速电压对于加速电子来说是足够的。此外，如参照图12所描述的那样，如果在脉冲间的间歇期间内使衬底电位对于输入电压来说移向负电位的话，也产生自偏置。因而，可以既通过自偏置来进行高速刻蚀，又通过电子加速电压来消除电荷聚集。
在占空比是5％或更高的区域C中，电子加速电压不在衬底表面上出现。由于使衬底电位对于输入电压来说移动得太负，故在提供脉冲电压时衬底电位变得低于等离子体电位。因此，不能通过减少电子遮蔽来消除电荷聚集。
因而，为了通过应用脉冲偏置来抑制电子遮蔽，有必要在区域A或B中选择一个占空比。如果从区域A中选择一个占空比，则在衬底上不产生大的负偏置，因此可进行高选择性的刻蚀，同时电子遮蔽现象的影响很小。当从区域B选择一个占空比时，可通过电子加速电压来抑制电子遮蔽，并且可通过自偏置来加速离子，结果可完成各向异性和高速的刻蚀。
对于脉冲的重复频率进行同样的研究。图15、16和17示出在占空比为1％，重复频度为10MHz、1MHz和100KHz的条件下的衬底偏置波。参照这些图可知，在重复频度为10MHz和1MHz的情况下出现脉冲的正的部分，但在重复频率为100KHz的情况下脉冲的正的部分几乎消失。图18示出重复频率与脉冲的正的部分的高度间的关系。在重复频率是400KHz或更高的情况下脉冲的正的部分的高度突然上升。特别是在重复频率是1MHz或更高的情况下，脉冲的正的部分的高度基本上处于饱和状态。因而，如果把脉冲的重复频率选择为400KHz或更高，更为可取的是1MHz或更高，可向被处理的衬底提供足以加速电子的偏置电压。
通过应用该偏置电压来进行在一个微细图形上的工艺，并测量电荷聚集的情况。把待测量的电荷聚集的大小定义为一个0.3μm水平的微细图形的底部与一个10μm或更大的宽图形的底部间的电位差。图40示出电荷聚集的程度与占空比间的关系。从图40可看出，随着图14中说明的脉冲的正的部分的增加，电荷聚集的程度降低，并且在占空比是5％或更低的情况下电荷聚集的程度突然降低。特别是在占空比为0.5％至5％的范围内，电荷聚集的值是零。
关于重复频率进行同样的研究。图41示出电荷聚集的程度与重复频率间的关系。从图41可知，随着图18中说明的脉冲的正的部分的增加，电荷聚集的程度降低，并且在重复频率是400KHz或更高的情况下电荷聚集的程度突然降低。特别是在重复频率是1MHz或更高时，电荷聚集的值是零。
脉冲是另一个重要参数是通过率。当脉冲的通过率慢时，从等离子体流出的电子电流在衬底与图1中的脉冲源之间提供的电容器二端逐步产生一个电压降直到衬底电位达到等离子体电位为止，因此，在衬底上不出现正电位。因而，为了在衬底上产生一个电子加速电压，有必要使脉冲的通过率高于因电子电流产生的电压降的速率。如果电子温度Te、电子密度ne和电容值分别是3ev、1011/cm3和pF/cm2的话，所计算的因电子电流产生的电压降的速率约为103V/μs。因而，可考虑为了在衬底上产生一个电子加速电压，一个至少为103/μs的通过率是必要的。实际上提供一个脉冲宽度为1μs、幅度为100V和重复频率为1KHz的脉冲并且测量脉冲的通过率与电子加速电压间的关系。图42示出其结果。由该图可看出在通过率为103V/μs或更高的情况下开始产生电子加速电压，在通过率为5×103V/μs或更高的情况下电子加速电压达到最大值。
从上述描述可知，为了消除因电子遮蔽现象而产生的电荷聚集和解决由此而引起的问题，要求所提供的脉冲偏置电压具有一个等于或低于5％的占空比和一个等于或高于400KHz的重复频率，更为可取的是具有一个等于或高于1％的占空比和一个等于或高于1MHz的重复频率。
严格地说，这些占空比和重复频率的阈值是在模拟条件下的特定的值，依据刻蚀条件和刻蚀系统这些值可稍微作些变动。占空比的阈值与离子质量成反比。重复频率的阈值与电子温度和电子密度的平方根成正比，但与电容器的静电电容成反比。但是，在普通的高密率等离子体刻蚀中，电子温度和电容器的静电电容的值与模拟中所设置的值相同，占空比和重复频率的阈值与模拟中所设置的值基本上相同。
从现在开始将就由于电子遮蔽现象引起的问题对本发明的实施例的作用和效果作一个描述。图19示出通过本发明来解决在用作栅的多晶硅刻蚀加工中的“产生槽”的问题的作用机制。按照本发明，由于电子6以各向异性的方式撞击在图形上，故可消除在一个微细的图形的底部和侧面上的电荷聚集。因而，作为刻蚀类的离子5不会从图形底部被排斥出来，因此可产生没有开槽的各向异性的形状。
图20示在金属布线工艺中消除电荷聚集的损伤的问题的作用机制。由于避免了在微细的图形底部上的正电荷聚集，故正电荷不被收集在浮栅12上，因此在浮栅12与衬底13间的栅氧化膜14不受到损伤。
图21示出在加工沟和接触孔的微小的孔中抑制弯弓形和副沟的产生的作用机制。由于不因电子遮蔽而引起电荷聚集，离子5以各向异性的方式撞击在衬底上，因此可产生没有副沟和弯弓形的各向异性的形状。
图1是按照本发明的、用于提供一个脉冲偏置的一种表面处理系统的结构图。
图2是用于提供一个射频偏置的一种常规刻蚀系统的结构图。
图3是在现有技术中当提供射频偏置时出现的所提供的一个偏置电压波的图。
图4是在现有技术中当提供射频偏置时出一个衬底偏置波的图。
图5示出产生局部电荷聚集(电子遮蔽现象)的作用机制。
图6示出在加工栅的多晶硅刻蚀中产生局部侧面刻蚀(开槽)的作用机制。
图7示出金属布线工艺中对于栅氧化膜产生损伤的作用机制。
图8示出在加微细的沟中产生弯弓形和副沟的作用机制。
图9是按照本发明提供脉冲偏置时出现的一个偏置输入电压波的图。
图10是按照本发明提供脉冲偏置时出现的一个衬底偏置波的图。
图11示出按照本发明减少局部电荷聚集的作用机制。
图12是示出当提供占空比为1％的输入脉冲时出现的一个衬底偏置波的图。
图13是示出当提供占空比为10％的输入脉冲时出现的一个衬底偏置的图。
图14是示出输入脉冲的占空比与衬底偏置的正电压的幅度间的关系图。
图15是示出当提供重复频率为10MHz的输入脉冲时出现的一个衬底偏置波的图。
图16是示出当提供重复频率为1MHz的输入脉冲时出现一个衬底偏置波的图。
图17是示出当提供重复频率为100KHz的输入脉冲时出现的一个衬底偏置波的图。
图18是示出输入脉冲的重复频率与衬底偏置的正电压的幅度间的关系图。
图19示出按照本发明减少槽的作用机制。
图20示出按照本发明减少对于栅氧化膜的损伤的作用机制。
图21示出按照本发明减少副沟和弯弓形的作用机制。
图22是本发明适用的一种微波刻蚀系统的结构图。
图23是示出脉冲的占空比和重复频率与脉冲源的通过率之间的关系图。
图24是示出从脉冲源产生的脉冲电压波的一个例子的一个图。
图25是示出脉冲的占空比和开槽尺寸间的关系图。
图26是示出脉冲的重复频率和开槽尺寸间的关系图。
图27示出按照本发明的、用于加工成栅的多晶硅的形状。
图28示出按照常规方法的、用于加工成栅的多晶硅的形状。
图29是示出脉冲的占空比和栅氧化膜的介质击穿率间的关系图。
图30是示出脉冲的重复频率和栅氧化膜的介质击穿率间的关系图。
图31是示出在刻蚀期间脉冲的占空比的变化的一个定时图。
图32是示出在刻蚀期间脉冲的重复频率的变化的一个定时图。
图33是一种可在脉冲偏置和射频偏置间进行转换的微波刻蚀系统的结构图。
图34是示出在脉冲偏置和射频偏置间进行转换的一个定时图。
图35示出按照本发明产生的沟的形状。
图36示出按照常规方法产生的沟的形状。
图37是按照本发明的一个输入脉冲电压的例子的一个波形图。
图38是按照本发明的一个输入脉冲电压的例子的一个波形图。
图39是示出在实施例9的刻蚀系统中脉冲的重复频率和开槽尺寸间的关系图。
图40是示出脉冲的占空比和电荷聚集程度间的关系图。
图41是示出脉冲的重复频率和电荷聚集程度间的关系图。
图42是示出脉冲的通过率和电子加速电压的幅度间的关系图。
图43是其特征是从用于静电吸盘的电源提供正电压的本发明的一种微波刻蚀系统的结构图。
图44是示出脉冲的通过率和开槽的尺寸间的关系图。
图45是用于Wsi/多晶硅栅的工艺的一个流程图。
图46示出产生SG图形中的开槽现象的作用机制。
(实施例1)
图22示出一个对用作栅的多晶硅进行处理的微波刻蚀系统，在该刻蚀系统中应用本发明的脉冲偏置。在该系统中，把从一个磁控管18产生的微波通过一个波导19输到一个放电管20，可通过在输入的微波和由一个线圈21产生的磁场之间的电子回旋共振(ECR)在该放电管内产生一种高密度的等离子体。在该系统中，通过由一个接地电极22(该接地电极的表面积是被处理的衬底1的表面积的四倍或更多)将等离子体接地来防止该等离子体的电位在提供脉冲时不会有很大的变动。该被刻蚀的衬底1由6吋的尺寸的一个硅片形成，而该硅片的表面已热氧化，在该表面上淀积一个多晶硅膜，在许多晶硅膜上形成一个抗蚀剂掩模。把该衬底1通过一个用于静电吸盘的绝缘体23(该绝缘体具有一个30pF/cm2的静电电容)连接到一个用于静电吸盘的恒定电压源24和脉冲电压源17。在本发明中，为了产生一个具有高频、低占空比和几百伏电平的脉冲电压，要求该脉冲电压源具有一个高的上升速率。该上升速率通常用一个称之为通过率的值来表示。当产生阶梯电压时通过用上升时间除上升电压来得到该通过率，该通过率对于该脉冲电压发生器来说是特有的一个值。图23示出可提供该脉冲电压的给定的占空比和给定的重复频率的脉冲发生器的最小通过率。为了产生一个重复频率等于或高于400KHz、占空比等于或低于5％和几百伏电平的脉冲电压，有必要使用一个其通过率等于或高于8×102V/μsec的脉冲电压源。为了产生一个重复频率等于或高于1MHz和占空比等于或低于1％的脉冲电压源，脉冲电压发生器的通过率必须等于或高于104V/μsec。市场上可买到的宽带任意波发生器所产生的脉冲的重复频率和占空比分别是等于或低于100MHz和等于或高于0.1％。因此，本实施例中的脉冲电压源17由该宽带任意波发生器25和一个通过率为105V/μsec的高速宽带功率放大器26组成。把从该宽带任意波发生器25发出的信号用该高速宽带功率放大器26进行放大以产生一个重复频率为10MHz、占空比为1％和几百伏电平的脉冲。图24示出可通过该电源产生的脉冲波的一个例子。当产生一个高频脉冲时，其脉冲波形不总是如图24中所示的矩形。此外。脉冲不是线性地上升的。因而，不能精确地定义脉冲宽度、通过率和作为脉冲宽度的函数的占空比。在本专利说明书中，把脉冲的满极大值的半宽度定义为脉冲宽度，把用重复周期除脉冲宽度所得到的值定义为占空比。再者，把脉冲的通过率定义为该脉冲的上升部分的最大斜率。
为了研究在该系统中所产生的等离子体的状态，用三探针法测量电子密度和电子温度。所测得的电子密度和电子温度分别是1011/cm3和3ev，这二个值与上述摸拟的条件是相同的。
通过在该系统中使氯等离子体来刻蚀在二氧化硅膜上形成的多晶硅的微细图形。此时如脉冲幅度太小的话就使加速电子的电压减小，结果就不能使电子以各向异性的方式撞击在该微细图形上。因而脉冲幅度至少必须是20V。但是如果脉冲电压太大的话就会增加加速离子的能量，从而使多晶硅的相对于二氧化硅膜的选择性变坏。因此，希望脉冲幅度等于或低于2KV。在本实施例中把脉冲电压固定于100V，首先在把重复频率设置在10MHz和改变占空比的情况下研究开槽的尺寸。图25示出其结果。从该图可看出，当占空比在0.5％至5％的范围内时，开槽的尺寸变得最小。特别是在对硅衬底来说是非导电的图形(以下称为FG图形)中，当占空比在上述范围内时，开槽的尺寸是零。在对于衬底来说是导电的图形(以下称为SG图形)中，开槽没有完全消失。我们发现在SG图形中开槽没有完全消失的现象，可归因于从用于静电吸盘的电压源24提供的负的直流电压。图46示出产生上述差别的作用机制。当提供一个例如-500V的负电压作为用于静电吸盘的一个电压时，在背后的衬底13上出现一个电位，该电位比下面的二氧化硅膜9的表面上的电位约低20V。因而由于对衬底来说是导电的SG图形上的电位比周围的二氧化硅膜的电位约低20V，故正离子5的行进方向被偏转到SG图形侧面，因此，很容易以倾斜的方式进行撞击。以倾斜的方式撞击的离子促使开槽的产生。因此，当通过改变图43中示出的、用于静电吸盘的电压源的极性，从该电压源提供一个等于或高于+500V的电压时，把SG图形的电位维持在一个比周围的二氧化硅膜9上的电位高20V的电位上。因此正离子要以倾斜的方式撞击在SG图形上是困难的。通过应用该系统进行如图25中的同样的测量。在此情况下，当占空比在0.5％至5％的范围内时，开槽现象不但从FG图形处完全消失，而且也从SG图形处完全消失。
之后，在把占空比设置在1％和使重复频率变化的情况下研究FG图形上的开槽的尺寸的变化。图26示出其结果。从图26可看出，随着重复频率的增加，开槽的尺寸减小。特别是当重复频率等于或高于400KHz时，开槽的尺寸显著地减小，或者说此时重复频率对开槽的尺寸的减小影响很大。
此外，研究脉冲的通过率，在把脉冲电压选为100V、把脉冲宽度设置在100ns和把重复频率固定于10KHz的情况下，测量FG图形上的开槽的尺寸相对于脉冲的通过率的变化。图44示出其结果。从图44可知，在通过率为103V/μs处，开槽的尺寸开始减小，在通过率等于或高于5×103V/μs处，开槽的尺寸变到最小值。
通过在本实施例的系统中提供一个重复频率为10MHz、占空比为1％和幅度为100V的脉冲电压来刻蚀多晶硅的微细图形。图27示出进行加工处理后的多晶硅的形状。作为参照，在图28中示出通过射频偏置刻蚀的多晶硅的形状。当使用射频偏置时，出现开槽，但当使用脉冲偏置时，开槽消失，其结果是所刻蚀的形状变成各向异性。
不但通过微波刻蚀系统可达到本实施例的效果，而且通过应用其它放电系统的等离子体刻蚀系统，例如一个感应耦合等离子体刻蚀系统和一个螺旋波等离子体刻蚀系统也可达到本实施例的效果。
(实施例2)
通过实施例1的系统来进行金属布线工艺。
首先在把重复频率设置在10MHz的情况下研究栅氧化膜的介质击穿率相对于占空比的变化。图29示出其结果。从图29可看出，随着脉冲的占空比的减小介质击穿率也减小。特别是当占空比等于或低于5％时，介质击穿率突然地减小，由此在金属布线刻蚀工艺中增加了减少电荷聚集损伤的效果。之后，在占空比为1％的情况下研究栅氧化膜的介质击穿率相对于重复频率的变化。图30示出其结果。从图30可看出，随着重复频率的增加，介质击穿率减小。特别是当重复频率等于或高于400KHz时，介质击穿率显著地减小，故在此情况下减少电荷聚集损伤的效果很显著。
因电子遮蔽而引起的电荷聚集和开槽现象是在被刻蚀的膜的剩余膜厚变成零之后，或正当的刻蚀之后的过刻蚀期间产生的。因而不需要在从刻蚀的开始至终结的整个时间内提供该系统的脉冲偏置。这就是说，只是在刻蚀之后的过刻蚀期间内才有必要提供该系统的脉冲偏置，在此情况下可减少电荷聚集和开槽现象。因此在下述的实施例3、4和5中提出在刻蚀之前和之后转换偏置电压的方法。
(实施例3)
通过应用实施例1的系统对用作栅的多晶硅进行加工处理。在本实施例3中，把脉冲的重复频率设置在10MHz，如图31的定时图中所示，在从刻蚀开始到剩余的多晶硅膜厚度变成零(或到正当的刻蚀时间)的间隔期间内，使脉冲的占空比从50％变得1％。此外，在正当的刻蚀之后的过刻蚀期间内，把脉冲的占空比固定于1％。在这种情况下，已加工处理的多晶硅的形状也是各向异性的，没有如图27中示出的开槽。
虽然在本实施例中，在正当的刻蚀之后把脉冲的占空比固定于1％，但即使在正当的刻蚀之前把脉冲的的占空比固定于1％也能达到同样的效果。
此外，本实施例的方法不但在用作栅的多晶硅的加工处理中减少开槽时是有效的，而且在金属布线刻蚀中减少电荷聚集损伤时也是有效的。
(实施例4)
通过应用实施例1的系统对用作栅的多晶硅进行加工处理。在本实施例4中，把脉冲的占空比固定于1％，并且如图32的定时图中所示，在从刻蚀开始到正当的刻蚀时间的间隔期间内把脉冲的重复频率从10KHz变到10MHz。此外，在正当的刻蚀之后的过刻蚀期间内，把重复频率固定于10MHz。在这种情况下，已加工处理的多晶硅的形状也是各向异性的，没有图27中所示的开槽。
虽然在本实施例中在正当的刻蚀之后把脉冲的重复频率固定于10MHz，但是即使在正当的刻蚀之前把脉冲的重复频率固定于10MHz也可达到同样的效果。
此外，本实施例的方法不但在用作栅的多晶硅的加工处理中减少开槽时是有效的，而且在金属布线刻蚀中减少电荷聚集损伤时也是有效的。
(实施例5)
通过应用在图33中示出的，能提供一种脉冲电压和一种正弦波电压中的任一种作为一个偏置的等离子体刻蚀系统来刻蚀用作栅的多晶硅。在本实施例5中，如图34的定时图中示出的，提供一种10MHz的正弦波电压直到达到正当的刻蚀为止，在过刻蚀期间把偏置电压转换到一种占空比为1％、重复频率为10MHz的脉冲电压。在这种情况下，加工处理过的多晶硅的形状是各向异性的，没有如在实施例1中示出的开槽。
虽然在本实施例中在正当的刻蚀时间处把偏置电压从正弦波电压转换到脉冲电压，但可以在该正当的刻蚀时间之前进行该偏置转换，在此情况下可达到相同的效果。
此外，本实施例的方法不但在用作栅的多晶硅的加工处理中减少开槽时是有效的，而且在金属布线刻蚀中减少电荷聚集损伤时也是有效的。
(实施例6)
通过应用实施例1的系统，对沟的刻蚀提供重复频率为10MHz和占空比为1％的脉冲电压。图35示出所产生的沟的截面图。作为参照，在图36中示出通过通常的射频偏置刻蚀产生的沟的截面。在使用射频偏置时出现的“弯弓形”15和“副沟”16在提供本发明的脉冲偏置时消失了，因此该沟的截面具有一种各向异性的形状，具有圆的底角。再者，称之为“微负载”的刻蚀速度与图形尺寸的相关性也消失了。
虽然在本实施例中描述了沟的加工，但在产生孔，如接触孔和产生微小的沟，如用于隔离的U-沟的工艺中可达到同样的效果。
(实施例7)
可以认为即使把一个噪音波电压等叠加在脉冲电压上，只要该噪音电压与该脉冲电压相比是可以忽略的，该系统的脉冲波电压仍具有减小开槽和电荷聚集的效果。
因此，在本实施例中从图22中的脉冲发生器产生一个如图37中示出的、由一个脉冲电压和一个正弦波电压形成的复合波电压，并且提供该复合波电压作为一个偏置来刻蚀用作栅的多晶硅。在此情况下，也可达到如在实施例1中的减小开槽的效果。
虽然在本实施例中把一个其周期是脉冲的二倍的正弦波电压叠加在脉冲电压上，但不管叠加在该脉冲电压上的正弦波电压的周期和摆幅是如何，都可达到如本实施例中的同样的效果。
此外，本实施例的方法不但对于在用作栅的多晶硅的加工中减小开槽是有效的，而且对于在金属布线刻蚀中减少电荷聚集损伤和在产生微小的孔，如沟的工艺中减少“弯弓形”和“副沟”也是有效的。
(实施例8)
在实施例1的系统中通过脉冲发生器产生一个如图38中示出的由一个脉冲电压和一个正的直流电压形成的复合波电压，并且将该复合波作为一个偏置来刻蚀用作栅的多晶硅。在这种情况下也达到如在实施例1中减小开槽的效果。
虽然在本实施例中在脉冲电压上叠加一个正的直流电压，但不管叠加在脉冲电压上的直流电压的极性和大小是如何，都可达到如在本实施例中的同样的效果。
此外，本实施例的方法不但对于在用作栅的多晶硅的加工中减小开槽是有效的，而且对于在金属布线刻蚀中减小电荷聚集损伤和在产生微小的孔，如沟的的工艺中减少“弯弓形”和“副沟”也是有效的。
(实施例9)
在实施例1的系统中，应用一种Pb(Zr Ti)O3的铁电材料制造用于静电吸盘的绝缘体23。其结果是把绝缘体23的静电电容增加到等于或大于3nF/cm2。通过这项改进能将为消除由电子遮蔽现象而引起的电荷聚集所必需的脉冲重复频率降低二个数量级。因此，由于可将脉冲电压源的通过率降低二个数量级，故可降低脉冲电压源的成本。
通过该经改进的系统，对用作栅的多晶硅进行加工处理。在把脉冲电压设置于100V和把脉冲的占空比固定于1％的情况下研究开槽的尺寸相对于重复频率的变化。图39示出其结果。从图39可看出在重复频率等于或高于4KHz处开槽的尺寸开始突然地减小，在重复频率等于或高于10KHz处槽的尺寸几乎达到零。此外，当提供一个重复频率为100KHz的脉冲电压来进行刻蚀时，经过刻蚀的多晶硅的形状如图27中所示呈各向异性。
虽然在本实施例中应用Pb(Zr Ti)O3来制造用于静电吸盘的绝缘体，但也可以应用其它的铁电材料，在此情况下可达到相似的效果。例如，当应用(Pb，Ba)Nb2O3时，可把阈值频率降低到实施例1中的阈值频率的1/200。此外，用(Sr，Ba)Nb2O3可把阈值频率降低到1/50，用BaTiO3降低到1/300，用PbTiO3降低到1/10，用Bi4Ti3O12降低到1/30，以及用一种Pb(Mg，Nb)O3-PbTiO3的固溶体降低到1/2000。
(实施例10)
图45是WSi/多晶硅栅的工艺中一个流程图。参照图45，首先通过CVD(化学汽相淀积)在一个二氧化硅膜上相断地淀积n+多晶硅、WSi和SiO2。然后在衬底上覆盖一层光致抗蚀剂，用光刻来刻蚀图形以形成一个抗蚀剂图形。把该抗蚀剂图形用作一个掩模，用CF4/O2的混合气体等离子体穿过该掩模各向异性地以干法方式刻蚀SiO2层。然后用CL2气体等离子体各向异性地以干法方式刻蚀WSi层和多晶硅层。然后用下流灰化法除去抗蚀剂图形，然后把剩下的SiO2/WSI/多晶硅用一个掩模，穿过该掩模用磷进行轻掺杂，从而在硅衬底内形成一个n型的轻掺杂的漏极层。其后，通过CVD淀积二氧化硅SiO2，进行内刻蚀从而在栅的外周边上形成一个隔离层。把该隔离层用作一个掩模，穿过该掩模用磷进行重掺杂从而形成一个n+扩散层。在图45中示出的生产工艺的WSi/多晶硅刻蚀工艺中使用本实施例的脉冲偏置。以下将描述在WSi/多晶硅刻蚀工艺中的一种偏置的应用方法。由于在放电开始后，对于WSi层的刻蚀来说需要一个高的偏置电压，故此时提供射频偏置，这种偏置方式可容易地得到一个高的偏置电压。在接下来的多晶硅层的刻蚀中，由于要求高的选择性和尽可能小的开槽现象，故在多晶硅层的刻蚀开始时把偏置电压从射频偏置转换到脉冲偏置。以上述方法产生的栅比起用常规方法产生的栅具有更高精度的尺寸和在其有效沟道长度方面的更小的离散度。此外，由于栅氧化膜几乎没有因电荷聚集而受到损伤以及由于Vt(阈值)的漂移也是很小的，故可产生具有稳定的特性的栅。
如以上所描述的，可减少因电子遮蔽现象引起的电荷聚集，因此可抑制因电子遮蔽引起的开槽、电荷聚集损伤、弯弓形和副沟的产生。还可有效地减少微负载。