本发明涉及用于调制解调器的数字信号处理和控制装置。更具体地说，本发明提供了对在中速调制解调器中使用的数字信号处理和控制装置的多种改进，它们降低了实现这种采用数字信号处理的调制解调器所要求的复杂性和存储器大小。 近年来，利用数字信号处理装置来实现中速和高速调制解调器已很普遍。与采用模拟电路的较老技术相比，数字信号处理提供了实现这种调制解调器的不很昂贵的途径。绝大多数的中速和高速调制解调器是将信息编码为发送机连续键入（波特数）之间的相位变化或相位和幅值的变化。自然，每个波特时间编码的位数越多，用于发送的相位/幅值构形就变得越复杂。
随着编码构形的复杂性增加，接收调制解调器的相位检测装置的可允许误差降低。此外，在全世界最普遍使用的调制解调器数据传输结构中，以超过1200位/秒的速度发送的调制解调器通常在编码构形中包括多个同相位但不同幅值的点。因此，在这种调制解调器中可允许的幅值失真是有限的。
在实现这种调制解调器时，数字信号处理已经是特别有用的，这是因为在传输通道中构成电路所必须的精密模拟元件，特别是在所感兴趣的带宽范围内使相位失真为最小的滤波器成本相对较高。
此外，在这种调制解调器中采用数字信号处理方案克服了伴随复杂模拟滤波器而发生的元件值变化包括作为环境温度地函数的变化和随时间而发生的漂移的严重问题。
在已有技术中用于中速到高速调制解调器的大多数数字信号处理方案都是直接实现常规数字信号处理理论的结果。这些对本领域内的熟练人员是公知的，作为一个总的第一步近似，一个数字信号处理系统中所感兴趣的最高频率值越大，系统即变得越复杂。总的来说，在这样一个系统中使用的滤波器的Q增加并且被处理的信号的频率增加时，数字滤波器的位长和滤波器工作所要求的处理时间也增加，这就导致了采用数字信号处理的中速和高速调制解调器实现起来相当复杂。
最近，已经可以买到为进行数字信号而专门设计的微处理器，如得州仪器公司（Texas Instruments Corporation）最近制造的TMS32010。这种处理器所具有的结构和指令集特别适用于这些工作，包括在相对较短时间内执行相对较大数目的多重运算的能力。当然，在实现一个采用数字信号处理的调制解调器时，所有必要的数字信号处理都必须是实时进行。此外，如果设计者对采用专门用于数字信号处理的微处理器（如TMS3210）仅是简单地实现了常规的公开内容和通常用于为一个智能化调制解调器提供智能的控制方案，则在一个智能化调制解调器（例如美国专利第4，431，867号中所示的类型）的条件下实现这样一个方案将导致系统要求一个大的存储器并且某些系统资源不能充分利用。这样，在采用数字信号处理的中速到高速调制解调器的领域内需要提供一个系统，它能进行可用资源的最大利用，特别是它不必使存储器结构加倍即可满足数字信号处理装置和实现一个智能化调制解调器的正常智能化功能的存储器双方的存储需要。
另外，还有一个需要是要有效地并且不很复杂地实现所需的数字信号处理功能，这些功能借助于以下的事实，即在一个采用这种调制解调器的系统最终传输的信息中所感兴趣的仅是离散的相位/幅值点。此外，还需要有尽可能是最简单的电路布局，它可完成所要求的工作并利用了一个专用数字信号处理器DSP（如TMS32010）的能力。
考虑到一个外装DSP微处理器的相对能力和用于实现调制解调器的其它智能化功能的一个常规微处理器的可用处理能力，还需要最大限度地利用常规微处理器来构成这样一个调制解调器，并使连接该系统的这些部件所必须电路的复杂性减为最小。因此，希望能设计一个调制解调器的结构，它可将这些附加电路中的大多数收集到一个单一的专用集成电路（如一个门阵列）之中。
在此公开的本发明优选实施方案被设计为可实现CCITT的标准V.22/V.22bis，如本领域内的熟练人员所知，V.22/V.22bis调制解调器的2400位/秒的模式是600波特（band），每波特4位，用于发送和应答模式的载波分别是1200和2400Hz。已有技术中用于这种调制解调器的发送脉冲成形数字滤波器的设计要求实现一个发送滤波器，它具有一列给定长度的寄存器以处理2400Hz的载波。然而，由于在为这样一个调制解调器发送信号时，靠近一个波特时间中部的信号特征是唯一的真正关键性结果，本发明的发明人发现有可能在滤波器的抽头上动态地改变系数以便在较小的装置上实现同一传输功能。
此外，在这种调制解调器中采用的相位/幅值结构只采用沿着从相平面原点画出的幅射向量上的两个离散幅值。因此，已经发现仅需要采用两位来代表这样一个信号的幅值，提供出两个正幅值和两个负幅值。
此外，用于这种调制解调器的常规数字信号处理方案已经采用了两个或一个相对较复杂的多频数字信号发生器来传递发送和应答方式所要求的两个载波。人们希望能提供一个系统，其中只提供单一的载波频率，它是利用一个恒定的采样频率以允许仅改变发送滤波器的特性从而在用于发送和应答方式的载波之间进行选择。
还有，正如本领域内行人所知，这种类型的调制解调器经常采用μ律（mu-lam）编码译码器作为模-数和数-模转换器。μ律编码译码器采用非线性幅值变换函数以提供幅值压缩。因此，在传输时，必须将线性的相位一幅值调制数字信号最终转换为μ律数字信号。已有技术中将线性信号转换为μ律信号的方案易于变得很复杂并要求相当的处理器时间和存储器容量。因此，需要有一个更简单的线性→μ律的变换方法，它可用于一个调制解调器的场合。
常规的采用数字信号处理电路的调制解调器已采用了常规的数字锁相技术，该技术易于缓慢地收敛。此外，在一个V.22/V.22bis调制解调器中希望有一个用于波特时钟复原的快速锁相。最近，已经很普遍的在调制解调器中采用自动增益控制以使数字信号处理装置可适当地检测相对较弱的输入信号。已有技术的调制解调器采用了常规的自动增益电路，其中用于确定输入信号放大倍数的误差信号是与一个预定的希望幅值和输入信号幅值之间的差值成正比。由于一个600波特调制解调器中信息传输的相对速度较高，自动增益控制电路（AGC）必须具有相对较快的增高和复原时间，以便跟踪通过电话网络输入的变幅信号。采用快速增高的AGC电路一定意味着这种电路易于成为次阻尼以便获得快速增高时间特性。于是，这就导致在常规调制解调器10中AGC电路的一个常见问题，这就是输入信号幅值突然下降所引起的误差串。本发明的发明人已经发现，通常这种误差串并不是象人们所预期的那样由于不能检测低电平信号而引起，而是引自以下事实，即AGC电路将最终需要的放大因数过调，导致检测器在低阻尼的AGC电路稳定到一个最终值之前不能将输出数据检测出来并解码。
因此，在采用DSP的调制解调器领域内还需要提供一个改进的AGC电路，它将实现必须的快速增高以将输入信号保持在一个可接受的电平上，它对应于输入信号幅值的一个相对较突然的下降不会产生过调。
本发明提供了一种具有改进的数字信号处理能力的调制解调器。概括地说，本发明的特征在于一种调制解调器，其中采用了一个与数据终端进行连接并控制该调制解调器总体运行的第一微处理器，专用于处理输入和输出信号的第二微处理器，以及作为两个微处理器以及一个编码译码器之间的接口并且还执行其它逻辑功能的逻辑门阵列。
更具体地说本发明的特征还在于一种采用逻辑门阵列作为两个执行不同功能的微处理器之间的接口方法，该逻辑门阵列存储应从一个微处理器传递到另一个处理器的数据，为两个微处理器提供标志以表明数据可供使用，并将标志复原以表明数据已读出。
本发明的特征还在于一种调制解调器，它通过用一个参考信号将两个载波频率中的第一载波进行数字滤波以产生两个标准PSK/QAM载波频率中的第二载波，然后滤掉不需要的载波频率。
本发明的特征还在于一种调制解调器，它利用一个零交点检测器来启动复原的波特时钟以迅速锁定在输入信号上。
本发明的特征还在于一种调制解调器，应利用一个自相关频移键控（FSK）接收机来可靠地控制2400位/秒的交接收信号。
本发明的特征在于一种调制解调器，它采用一个简单的线性μ律转换技术来补偿一个编码译码器的μ律响应。
本发明的特征还在于一种调制解调器，它带有具有非线性响应曲线的自动增益控制（AGC）。
本发明的特征还在于一种调制解调器，它利用具有宽度可调锁定窗口的锁相环（PLL），以使环路返回信号基本无波动。
本发明的特征还在于一种调制解调器，它利用具有可选择地改变的抽头系数的有限脉冲响应（FIR）滤波器来执行发送机脉冲整形。
在附图中：
图1是本发明的优选实施方案的框图。
图2是2400位/秒的交换信号检测器的框图。
图3是线性→μ律变换的流程图。
图4是发送机数据载波发生器的框图。
图5是自动增益控制电路（AGC）的框图。
图6是波特定时复原电路的框图。
图7是发送机锁相环路的示意图。
图8是发送机脉冲整形滤波器和调制器的框图。
图9示出16位IQ存储寄存器。
图10示出指令数据字结构。
参看附图，其中，相同的数字代表同一部分。图1是本发明优选实施方案的方框图。处理器12是象Zilog，Inc.，Campbell，California.制造的Z8681之类的一个微处理器。Z8681微处理器的操作说明书已由制造厂家出版。外部设备连接器10通过总线11与处理器12相连。外部设备连接器10一般与数字计算机之类的数据终端（未示出）相连。总线11一般传输象发送时钟、接收时钟、要传送的数据、要接收的数据、数据终端准备之类的信号。处理器12标为D0至D7的输入/输出口通过一条8位数据总线13与存储器14、逻辑门阵列15相连，并与命令和地址译码、逻辑和锁存部分21相连。
包含象处理器12这样的处理器的调制解调器与连接到连接器10的外部设备相连。该调制解调器的制作、编程和操作在申请号为792，520（1985年10月25日递交，题为“改进型调制解调器控制器”）和申请号为798，822（1985年11月18日递交，题为“改进型同步/非同步调制解调器”）的美国专利申请中都作了详细的说明。该两项专利申请都转让给本发明受让人，并在此列出作为参考文献。
存储器14包含一个只读存储器（ROM）和一个非冒失随机存取存储器（NOVRAM）。存储器14包含处理器12的操作指令、用户所选的构成参数、电话号码以及暂存数据。
处理器12的标号为A8至A15的输出口通过8位数据总线16与命令和地址译码、逻辑和锁存部分21相连。处理器12的地址选通输出（AS）通过连接器17连到译码、逻辑和锁存部分21的地址选通输入端。处理器12的读/负写的输出端通过连接器20连到译码，逻辑和锁存部分21。译码、逻辑和锁存部分21的输出端通过总线22连到存储器14的地址输入端和门阵列15的输入端（ADDR1）。
总线11的导线23连到复位电路24的输入端。复位电路24的输出端通过导线25连到处理器12的复位端。复位电路24不仅响应导线23中的硬件复位信号，而且也响应电源（未示出）电压。复位电路24响应于导线23中的复位信号或响应于电源中过大的电压波动而将处理器12复位。
时钟26在导线27上给处理器12和门阵列15提供一个11、52MHz的时钟信号。门阵列15的输入/输出数据通过8位数据总线31连到处理器34的输入/输出端D0到D7。在本优选实施方案中，处理器34是一台得州仪器公司制造的TMS32010数字信号处理器。处理器34的操作说明已由制造厂家出版。
处理器34的A0至A2输出端通过3位数据总线32连到门阵列15的地址2（ADDR2）的输入端。在门阵列15和处理器34之间，通过总线33交换控制信号（读、写、中断）。处理器12的复位输出端通过导线35连到处理器34的复位输入端。时钟26通过导线30给处理器34提供一个20MHz的时钟。处理器34通过总线36连到ROM37。ROM37含有处理器34的操作指令。通过总线36对ROM37寻址和读的方法是本领域的熟练人员所公知的。
门阵列15通过5位数据总线40与编码-译码器（codec）41相连。总线40将编码译码器时钟、数字发送数据信号自门阵列15传送到编码译码器41，将发送数据选通脉冲自门阵列15传送到编码译码器41，将接收数据选通脉冲自门阵列15传送到编码译码器41，并将数字接收数据信号自编码译码器41传送到门阵列15。
编码译码器41包括一个μ律模拟一数字（A/D）和数字一模拟（D/A）转换器，和对输入和输出信号都起作用的抗混叠滤波器。由于噪音的量级与信号的电平成比例，并且由于可用较少位来获得所希望的分辨力小（例如是8位而不是12位）所以，编码译码器被广泛地应用于远程通讯领域。
编码译码器41的模拟输出端通过导线42连到发送器滤波器43的输入端和多路调制器45的输入端。发送器滤波器43的输出端通过导线44连到多路调制器45的第二个输入端。当编码译码器41产生应答音调时，（FSK载波频率或PSK数据信号）编码译码器41的输出通过发送滤波器43。当编码译码器41产生双频音调或多频拨号信号时、编码译码器41的输出绕过发送器滤波器43经过多路调制器45传送到加法器47。多路调制器45的输出端通过导线46连到加法器47的一个输入端。加法器47的输出端通过导线50与平滑滤波器51的输入端相连。平滑滤波器51的输出端通过导线52与双工器53的输入端相连，双工器53的输入/输出端通过导线54与电话接口55的输入/输出端相连。电话接口55与电话线56连接。
门阵列15通过导线71为保护音调滤波器72的输入端提供一保护音调输出。保护音调滤波器72的输出端通过导线73与加法器47的其它输入端相连。
发送滤波器43、多路调制器45、加法器47，平滑滤波器51，双工器53及电话接口55的制造和使用方法是本领域内熟练夯员所公知的。
双工器53将接收数据输出端通过导线57与接收滤波器60的输入端相连。接收滤波器60带有一个通过导线61连到多路调制器63的一个输入端的标志输出端，和一个通过导线62连到多路调制器63的另一输入端的数据带输出端。多路调制器63的输出端通过导线64连到编码译码器41的模拟接收数据输入端。接收滤波器60和多路调制器63的制造及使用方法，是本领域内熟练人员所公知的。
电话线56也被连到环路检测器74的输入端。环路检测器74的输出端通过导线75连到处理器34的环路检测输入端。本领域内的熟练人员对环路检测器74的制造方法是很熟悉的。
现在考虑图1示出的本优选实施方案的整体运行情况。在复位时，处理器12开始从存储器14中读操作指令，处理器34开始从存储器37中读操作指令。在对处理器12和34的复位初始化完成之后，处理器12开始经过门阵列15向处理器34发送构造操作指令（例如，每秒钟发送的位数）。门阵列15产生一个标志告知处理器34它可以获得数据。处理器34从门阵列15中读出数据并将该数据输入它的内存储器中选定的寄存器中。因此，经门阵列15，处理器12通过对处理器34的RAM中的命令寄存器的输入来控制处理器34的运行。
处理器12通过读门阵列15的标志周期地查询门阵列15，以确定是否可以从处理器34获得数据或处理器34是否已准备好接收更多的数据。门阵列15以每秒7200个中断的速率向处理器34发送中断。响应于这些中断信号，处理器34读门阵列15的某些标志位，以确定处理34是否要发送或接收数据。
现在假定在连接器10上有要发送的数据。处理器12将读出这些数据，如果合适的话将变更与数据一起接收的数据发送格式字符的格式，并将变更格式后的数据发送给门阵列15。门阵列15将生成一个标志，通知处理器34能够接收数据。
门阵列15还周期地给处理器34产生中断信号，使处理器34读这些标志。响应于该中断，处理器34将读出该标志以确定可以得到数据并命令门阵列15向它发送数据。当门阵列15向处理器34发送数据之时，它将标志撤销，这就告知处理器34在门阵列15中没有新数据，并且也告知处理器12处理器34已经读完前面发送的数据。
在编码译码器41的μ律特性得到补偿之后，处理器34对门阵列15接收到的数据进行编码，产生具有与门阵列15接收的数据相对应的相位和幅值信息的数字信号。然后处理器34向门阵列15发送该数字信息。门阵列15随后经过总线40向编码译码器41发送该信息。编码译码器41产生一个模拟信号，该信号经过发送器滤波器43、多路调制器45、加法器47、平滑滤波器51、双工器53，电话接口55放置在导线56上以备发送。
在电话线56上的模拟接收数据经过电话接口55、双工器53、接收器滤波器60和多路调制器63提供给编码译码器41。编码译码器41产生一个与所接收的模拟数据信号的相位和幅值相对应的数字数据信号。门阵列15从编码译码器41中读出该数据，然后将该数据发送给处理器34。处理器34对编码译码器41的u律特性进行补偿，并对所接收的数据进行解调和译码，然后将译码后的接收数据提供给门阵列15。门阵列15随后将译码后的接收数据发送给处理器12。然后，如果合适的话，处理器12变更输入的译码接收信号的非同步/同步数据传送字符的格式，并随后将所接收到的串行数据提供给连接器10。
门阵列15还经过导线18和19向处理器12分别提供接收数据时钟（RXCLK）和发送数据时钟（TXCLK）。在某些运行模式下，也可能要求处理12向连接到连接器10上的外部设备（未示出）提供以下的时钟。处理器12还利用这些时钟来确定何时对门阵列15发送数据或从门阵列15接收数据。
现在参看图2，它是2400位/秒（bPS）的交换信号检测器的方框图。2400bPS的交换信号包括未编码的“0011”位所组成的重复系列。图2的2400bps的交换信号检测器，在处理器34中是以数字方式实现的。所接收到的数据经过信号通道100提供给自相关器101。自相关器101由乘法器102和延迟电路104组成。信号通道100连到乘法器102的一个输入端。乘法器102的输出端通过信号通道103连到延迟电路104的输入端。延迟电路104的输出端通过信号通道105连到乘法器102的另一输入端。应理解这种用自相关方法对频移键控（FSK）信号进行检测和译码是最常用的方法。然而在本优选实施方案中，自相关器101被用来检测相移键控（PSK）信号中的数据。因此，对于交换信号检测，处理器34被用作一个FSK接收器。
自相关器101的乘法器102的输出端通过信号通道103连到低通滤波器106的输入端。低通滤波器的输出端通过信号通道107连到多路转换器110的输入端。多路转换器110的一个输出端通过信号通道111连到“01序列检测器”114的输入端。检测器114的输出端通过信号通道115连到双输入“或”门122的一个输入端。多路转换器110的另一输出端通过信号通道112连到第二011序列检测器116的输入端。检测器116的输出端通过信号通道121连到“或”门122的另一输入端。在信号通道123上的门122的输出是2400bps的交换序列检测信号。一个1200HZ的时钟信号通过信号通道113提供给多路调制器110的转换输入端、检测器116的采样输入端和反相器117的输入端。反相器117的输出端通过信号通道120连到检测器114的采样输入端。
通过在检测器114和检测器116之间的信号通道107上对数据进行多路复用，并对检测114和116的输出进行“或”运算，就可得到一个可靠的2400bps的交换信号检测输出。由于低通滤波器110的输出以1200HZ的速率在检测器114和116之间作交替切换，因此检测器114、116均仅接收重复的“0011”交换信号系列的一半。因此，一个检测器将只接收该系列中的第一个0位和第一个1位;另一个检测器将接收第二个0位和第二个1位。因此，检测器114和116将分别只需等待重复的01系列，而不是重复的0011系列。
因此，象使得检测器114开始检测，然后再不检测该01序列这样的错误情况，对检测器116的输出端不会有相同的作用。因此，一旦01序列被检测出，尽管检测器114和116之一暂时显示未能进行01序列检测，另一检测仍然将继续显示出01序列的存在，并且信号通道123上的“或”门122的输出端仍将继续显示出2400bps的交换信号的存在。
一种FSK接收器在美国专利4，431，867号中给出。
现在参看图3，它是所采用的将调制信号从线性信号转变成非线性（μ律）信号的方法的流程图。该转换对补偿编码译码器41的μ律特性是必需的。线性信号Y可以用等式Y＝2E（2M+34）-33来表示，这里Y长14位并包括符号位，E和M分别是μ律信号的指数和尾数，S是μ律信号的符号位。指数E长3位，尾数M长4位。步骤141是读出Y值。其次，确定符号位S。在判断步142，如果Y大于或等于0，则进到步骤144，将符号位设置为0。然而，如果Y小于0，则于步骤143将Y转变为正值，并设定S＝1，它表示Y的原始数值是负的。步骤143和144都要进行步骤145，于此确定p＝Y+33的值，并将指数E设定为0。判断步骤146确定p值是否小于或等于64。如果不是，则在步骤147将p被2除，并将指数加1随后返回到步骤146。当p小于或等于64时，则于步骤150设定M等于（p-34）/2，并于步骤151将S、E、M的值写给门阵列15。因此，Y的长14位的值被转变为一个8位字，包括一位符号位，3位指数和4位尾位。该码对编码译码器的特性作了补偿。
由于辑码译码器41是一发送和接收数据的μ律设备，所以一定要把自编码译码器41接收到的8位字转换成14位字。处理器34通过等式Y＝2E（2M+33）-33完成了这一功能。8位S、E、M字转换成14位的Y字的方法是本领域内熟练人员很熟悉的。由于编码译码器41的特性，发送和接收时要利用不同的等式。
现在参看图4，它是关于发送数据载波发生器的方框图。在处理器34中实现了图4的发送数据载波发生器的部件161和164。部件161包括相位编码器、幅值调制器和脉冲成形滤波器。除了乘法器161b之外，部件161可采用内行人所熟悉的方法或在此描述的方法制造。为方便起见，在此之后，把部件161称为调制器161。通过信号通道160，一个1200HZ的信号提供给调制器161的一个输入端。在信号通道162上，将输入数据提供给调制器161的另一输入端。因此，调制器161在信号通道163上的输出是一个1200HZ的载波，它由导线162上的输入数据进行相位和幅值调制。调制器161的输出端通过信号通道163连到取样器164的输入端。通过信号通道165将一个3600HZ的信号提供给取样器164的取样输入端。所以，对导线163上的信号的取样速率是3600HZ。取样器164的输出端经过信号通道166连到发送器滤波器43的输入端。
本领域内的熟练人员应理解，经过对信号通道163上的相位和幅值调制的1200HZ的信号进行取样，取样器164在信号通道166上的输出将包含原来的1200HZ的调制信号，3600HZ的取样频率和2400（3600-1200）HZ的相位和幅值调制信号。当然，在信号通道166中还存在着其它一些频率成分。以3600HZ的速率对1200HZ的调制信号进行采样的效果等同于1200HZ的调制信号与3600HZ的参考信号的混合或差频：产生一个差信号。经过信号通道170，将一个带选择输入提供给发送滤波器143的带选择输入端。该带选择信号控制着发送滤波器43作为1200HZ的带通滤波器，或作为2400HZ的带通滤波器而工作。发送滤波器43在传输线44上的输出是适当选择的要发送的数据信号。应理解信号通道166包括门阵列15和编码译码器41。
本领域内的熟练人员应理解，例如，如果生成一个正弦波需要6个数字数据点，那么为了生成一个1200HZ的信号，每秒钟就必须要生成7200个数字数据点。对于2400HZ的信号，每秒钟就要发出14，400个数字数据点。因此。由于要生成一个1200HZ的信号并以3600HZ的速率对该信号进行采样，为了生成该2400HZ的信号处理器34所进行的操作必定要比单独生成2400HZ的信号时要少。
本领域内的熟练人员应理解按上述产生2400HZ信号的方法，将得到一个2400HZ的反相信号并不能被正确地接收和调制制。因此，调制器161也包括乘法器161b。应理解，为了对相位进行编码，一般将I（同相）信号和Q（正交）信号组合在一起以产生具有所需相位的输出信号。在本优选实施方案中，信号通道161a上的Q信号在它与I信号组合之前穿过乘法器161b。
在信号通道170上的带选择信号连到乘法器161b的一个输入端。如果需要1200HZ的载波工作，带选择信号是+1，它使得Q信号通过乘法器161b到达信号通道161C时不会有所改变。然而，如果需要2400HZ的载波工作，则带选择信号是-1，它使得Q信号在通过乘法器161后有180＜度的相移。该180度的相移校正了由采样器164所引起的相位误差。因此，在调制器161上附加乘法器161b的结果，使得在1200HZ和2400HZ的两种工作状态下，在导线44上都能产生一个正确的相位信号。
参看图5，它是一个自动增益控制（AGC）电路的方框图。AGC电路也是由处理器34实现的。将信号通道190上接收的数据输入信号提供给第一乘法器191的一个输入端。乘法器191在信号通道192上的输出是经过增益调节的接收数据信号。乘法器191在信号通道192上的输出被连到“X绝对值”装置193的一个输入端。通过信号通道194，装置193的输出端连到加法器195的负输入端。通过信号通道196将参考电压信号连到加法器195的正输入端。通过信号通道197将加法器195的输出端连到放大器198的输入端。放大器198的增益应该小，以便于实现无噪AGC输出。在本优选实施方案中，放大器198的增益为0.0025。
通过信号通道199将放大器198的输出端连到加法器200的一个输入端。加法器200的输出端通过信号通道201连到采样装置202和阈值检测器204的输入端。采样器202的输出端通过信号通道203连到加法器200的另一输入端。可将采样器202表征为具有BZ-1的性质。采样器202提供一个“漏失”信号，使得它的输出一般不为零。因此，所选的B是稍小于1，例如为0.998。应理解到加法器200和采样器202构成一个积分器。
阈值检测器204的阈值设定值是可变的。经过信号通道209向阈值检测器204提供阈值设定值。阈值检测器204具有当输入信号小于所设阈值时的零输出，而当输入超过所设阈值时递增输出的特性。最初要将阈值设定得非常小，以使AGC电路能迅速地响应。然后再采用大的阈值，使得AGC电路有一稳定的输出并被小对噪音的响应。阈值检测器204的输出端通过信号通道205连到放大器206的输入端。放大器206的增益通常要比放大器198的增益大。在本优选实施方案中，放大器206的增益是0.625。放大器206的输出端经信号通道207连到乘法器208的一个输入端。乘法器208的输出经信号通道210连到加法器211的一个输入端。加法器211的输出端通过导线212连到AGC增益校正器215和采样器213的输入端。采样器213具有等式Z-1的特性。AGC增益校正器215在图5中是用一个二极管表示的。在实际中，它是由软件实现的。如果信号通道212上的信号是正值。则AGC增益校正器215的输出也是同样的正值。如果信号通道212上的信号是负值，那么AGC增益校正器215的输出是零。这就防止了由于信号通道212上的偶然的负值所引起的AGC电路选择不恰当增益的之现象出现。AGC增益校正器215的输出端通过信号通道连到乘法器191的另一输入端。乘法器191在信号通道192上的输出是接收的数据的增益修正的输入信号。
采样器213在信号通道214上的输出端被连到加法器211的另一输入端和乘法208的另一输入端。应理解到乘法器208、加法器211和采样器213构成了一个积分器。还应理解，在信号通道212上的加法器211的输出可以用下式表示
YN＝YN-1+EYN-1＝YN-1（1+E）
这里，E是导线207上的误差信号，Y是导线212上的信号。因此，如果YN-1和E两个值都小，则修正因子YN就会较小。然而如果YN-1和E两个值都大，则修正值YN也就大。这就使得AGC电路产生非线性响应，以使输入信号小时增益变化也小，当输入信号大时增益变化成比例地变大。这就允许AGC电路对于大信号能够快速地改变AGC增益，由此迅速达到所需输出信号的电平，同时也允许当输入信号较小时，小步值的改变AGC的增益，这样使噪音不会引起AGC增益的不适当的摆动。
应该认识到，正交调幅（QAM）型PSK信号有两个电平。在常用的AGC电路中一个经常遇到的问题是：如果数据使输入信号在两个QAM电平之一上保持一个延长周期，则此种常用的AGC电路的增益会发生变化。这样，当其它QAM电平再出现时，其AGC增益对所述的其它电平将是不正确的。在本发明中，门限检波器204的窗口是大到足以容纳两个QAM电平。因此，只需所接收的信号是在窗内，AGC增益就是正确的。因此，当输入信号在第一电平QAM上保持一个延长周期时，只要第一个QAM电平保持在窗内，AGC增益就将无变化。于是，当第二个QAM电平再出现时。AGC的增益仍然为接收输入信号恰好接收所需的增益。
图6为波特定时恢复电路的方框图。这种电路是需要的，以便使量化和其它处理具有最佳的数据抽样点。输入信号由导线64送至编码译码器41接收机部分的模拟接收数据输入（ARXD）。编码译码器接收机41以每秒7200次标准取样速率对输入信号进行取样。所示的电路调节取样点的定时，直至某个抽样点与滤波后的600赫兹波特时钟的正向过零点相重合为止。通过改变取样速率的计数器预置对每波特进行这种调节。计数器236为门阵列15的一部分。处理器34由平方电路231，带通滤波器232，正向过零检测器233，及导前/滞后计算器234实现。
在输入信号取样后，通过信号路径230，编码译码接收机41向处理器34提供所接收的取样信号的数字信号。信号路径230包括总线40，门阵列15，及图1的总线31。因为在导线64上的输入信号在600赫兹处有一频谱零点，所以数字取样被平方电路231平方。平方后的信号然后经一个600赫兹的带通滤波器232后滤掉除600赫兹波特时钟以外的频率成份。该经过带通滤波器的带通信号然后被送至正向过零检测器233，只要当该带通信号以正向穿过零点，该检测器233即给出一过零输出信号。带通信号也送至计算器234的BPS输入端。
时钟信号通过导线27送至门电路阵列15的计数器236。计数器236为一个可预置的计数器。计数器236的Q输出有-7200赫兹的标称频率。Q输出是接收数据选通信号（RYSTB），它被通过总线40的一条导线送至编码译码接收机41。计数器236的Q输出也通过信号通道235a送至导前/滞后计算器234的取样（SAM）输入端。信号通道235a表示数据通过数据2总线31由门电路阵列15传送至处理器34。计算器以两种方式工作;起动方式，随之的维持方式。在起动方式中，计算器234判断那个取样是最靠近由检测器233所提供的过零信号并判断这个取样点是否导前或滞后于交零点。
一旦检测出最靠近交零点的取样点，计算器234即进入维持方式，并在每一取样点出现时刻令模12计数器步进。计数器234然后监视带滤波器232的输出并判别该输出的符号。因为取样频率为7200赫兹，而波特时钟频率为7200/12＝600赫兹。因此，每当模12计数器达到其初始值时，计算器234通过检查带通滤波器232的输出信号的符号，判断取样点是否导前或滞后过零点，并且调整计数器236的预置输入，以使取样点精确地出现在过零点处。
如果当模12计数器到达其初始值时，滤波器232的输出为负值，那么取样点在过零点前就已出现。因而计算器234调整计数器236的预置输入，使输入信号在以稍低的速率被取样。相反地，如果滤波器232的输出是正的，那么取样点在过零点之后已出现。计算器234从而调整计数器236的预置输入，使得输入信号以稍高的速率被取样。其结果是，计算器234使预定的取样点精确地出现在过零点，而这种取样点正是量化处理及其它处理的最佳点。
计算器234通过信号路径235b向计数器236提供预置输入。信号路径235表示通过数据2的总线31由处理器34向门电路阵列15传送数据。
参看图7，图7为发射机锁相环的示意图。当想要把发射机的比特速率时钟锁定到另一比特速率时钟时，例如锁定到一个输入比特速率时钟时，就要使用这种电路。在V.22/V.22双同步方式A中，比特速率时钟被锁相在由数据终端设备所产生的输入比特速率时钟上。在V.22/V.22双同步方式C中，比特速率时钟被锁定至由接收机锁相环产生的接收数据时钟上。
在最佳实施例中，图7的电路是由门电路阵列15来实现的。发射机锁相环通过对发射机时钟输入（TXCLKIN）取样和对发射机产生的发射机时钟（TXCLKOUT）的前沿的前后部份取样进行工作。在最佳实施例中，如果TXCLKOUT滞后TXCLKIN217毫微秒以上，或者导前651毫微秒以上，则TXCLKOUT的相位以344毫秒秒的增量中的比特速率被调节，直至两个信号都在217毫微秒内（如果滞后）或都在651毫秒内（如果导前）。此时，相位检波器检测零误差（误差在窗内），并且此时不对锁相环进行调整，直至信号漂移到相位超出规定的窗口以外时调节锁相环。
通过导线27将一个时钟信号送至计数器251的时钟输入端和逻辑电路264的时钟输入（CLKIN）的输入端。计算器251为一可预置的计数器。在导线252上的计数器251的Q输出为TXCLKOUT信号，它被连接到或门254的一个输入端和逻辑电路264的TXCLOUT输入端。基准信号TXCLKIN通过导线253送至异或门254的另一输入端。异或门254的输出由导线255连至双稳触发器256和266的数据输入端。双稳256的Q输出由导线257连接到逻辑电路264的取样A（SA）输入端，双稳触发器266的Q输出由导线267送至逻辑电路264的取样B（SB）输入端。逻辑电路264的复位信号通过导线274送至双稳触发器256和266的复位输入端。逻辑电路264在其读得SA和SB信号后将双稳触发器256和266复位。这样做是必要的，因为在导线260和270上的逻辑0分别关闭3与门261和271，并阻止再进一步取样。
逻辑电路264的时钟A（CLKA）的输出由导线263连接到一个二输入与门261的一个输入端。与门261的输出由导线262连接到双稳触发器256的时钟输入端。双稳触发器256的负Q输出由导线260送至与门261的另一输入端。由导线273将逻辑电路264的时钟B（CLKB）的输出送至与门271的一个输入端。与门271的输出由导线272送至双稳触发器266的时钟输入端。双稳触发器266的负Q输出被导线270送至与门271的另一输入端。异或门254对TXCLKIN和TXCLKOUT信号进行比较。如果这两个信号精确同相，则门254的输出为逻辑零。而若两信号相位不同，则在两个信号状态相同时门254的输出为逻辑零，而当两个信号状态不同时，门254的输出为逻辑一。双稳触发器256正好在TXCLKOUT信号的前沿之前对门254的输出进行取样。双稳触发器266则正好在TXCLKOUT信号的前沿之后对门254的输出进行取样。
逻辑电路264分别向双稳触发器256和266提供CLKA时钟和CLKB时钟。逻辑电路264也在每个取样点之前将双稳触发器256和266复位。时钟CLKA使门电路254的输出正好在TXCLKOUT信号的前沿之前被取样。时钟CLKB使门254的输出正好在TXCLKOUT的前沿之后被取样。
因此，根据信号SA和SB的状态，逻辑电路264判断是否加速或减慢TXCLKOUT信号。这是通过调节计数器251的预置输入完成的。表1表明了SA和SB信号的意义。例如，如果信号SA和SB均为逻辑零，则TXCLKIN和TXCLKOUT信号被锁相（误差是在窗内）。
通过提供一个窗口（在该窗内，两个信号被认为是锁定的），使用两个取样时钟CLKA及CLKB（它们在时间上稍微不同），也减少了相位的不稳定性。在最佳实施例中，此窗口为868毫微秒。应该知道，此866毫微秒的数字并非是一定要遵循的，也可以采用一个较小的或较大的窗口周期以分别获得较小或较大的相位锁定度。此外，在最佳实施例中，用了一个相似的锁相环去实现接收机的锁相环。
表Ⅰ
发射机相位状况
SA SB 意义
0 0 锁定
0 1 TXCLKOUT导前
1 0 TXCLKOUT滞后
1 1 误差180度
现在参看图8示出的发射机脉冲整形滤波器和调制器的方框图。在最佳实施例中，发射机的脉冲整形器和滤波器是在处理器34中实现的。输入信号XKMOD6代表来自相位编码器（未示出）的输入相位编码数据。应该了解到，在V.22/V.22双通讯方式中需有微分相位编码器。在每秒2400比特的PSK/QAM方式中，每波特发送4比特。此四比特的头两比特被编码为相对于由前面的信号元素所占用的象限的相位变化，后两位被作为幅值信号编码。在最佳实施例中，相位编码是根据锁定表进行的。首先假定相位象限1，此后，相位编码则相应于相位二比特在该相位象限上进行变化。表中包含要使用的新象限，它给定前面的象限和相位二比特。
在到达调制器以前，相位编码数据先通过23抽头的有限脉冲响应（FIR）滤波器进行脉冲整形。该滤波器为一有75%的滚降的平方根上升余弦滤波器。在最佳实施例中，使用了3600赫兹的取样频率，因此在滤波器中为每个波特只提供四个符号。编码的信号元素对（同相和正交）被贮存在16位IQ寄存器中以便形成四个符号。图9是16使IQ寄存器和贮存在寄存器中的I和Q值的示意图。每个I值和每个Q值作为2位进行贮存，而一个I-Q对包括一个符号。一个新的编码信号元素（I-Q对）在每一个波特时到达（等效于6次取样），而示于图9中的16位寄存器被相应移位。
在每次取样时，I、Q数据对由一四系数组相乘。以表Ⅱ所示的方式，系数在每次取样时被更新。随着一个新编码信号元素对的到来，再对下六个取样重复上述过程。表Ⅱ说明了相对于取样点的系数是如何移动的。表Ⅲ给出了用于最佳实施例中的系数值。
表Ⅱ
相对于各次的系数
取样次数 CA CB CC CD
1 C0 C6 C12 C18
2 C1 C7 C13 C19
3 C2 C8 C14 C20
4 C3 C9 C15 C21
5 C4 C10 C16 C22
6 C5 C11 C17 C23
表Ⅲ
系数值
系数 值
C0 0
C1，C23 +0.00333
C2，C22 +0.00512
C3，C21 +0.00147
C4，C20 -0.00760
C5，C19 -0.01723
C6，C18 -0.01876
C7，C17 -0.00343
C8，C16 +0.03268
C9，C15 +0.08515
C10，C14 +0.14130
C11，C13 +0.18458
C12 +0.20082
再回到图8，相位编码数据XKMOD6通过信号路径300送至一波特延迟电路301的数据输入端和一个乘法器310的一个输入端。延迟电路301的输出通过信号路径302送至一波特延迟电路303的一个输入端和乘法器313的一个输入端。延迟电路303的输出经过信号路径304被送至第三个一波特延迟电路305和另一乘法器316的一个输入端。延迟305的输出通过信号路径306送至第四个乘法器321的一个输入端系数值C通过信号路径307送至乘法器310的另一输入端。乘法器310的输出通过信号路径311被送至加法器323的一个输入端。系数C通过信号路径312被送至乘法器313的另一输入端。乘法器313的输出通过信号路径313送至加法器323的第二个输入端。系数C通过信号路径310送至316的第二个输入端，乘法器316的输出通过信号路径317被送至加法器323的第三个输入端。通过信号路径320将系数C送至乘法器321的其它一个输入端。乘法器321的输出通过信号路径322被送至加法器323的第四个输入端。在信号路径324上的加法器323的输出代表调相和调幅的输出信号Y。
因为在任何取样点上只使用四个系数值C，C，C，及C，所以只需要四个贮存单元用来贮存用于任何取样点的系数值。也即，一个16位字包含有四个符号所需的相位信息。这样便节省了存贮空间及处理器34的操作时间。在硬件实现方面，这样也大大节省了门的数目，并减少了电路的尺寸。
现在再说图1。下面将对在处理器12和处理器34之间进行信息交换的协议作一介绍。如前面讲述的那样，在处理器12和处理器34之间传送的所有信息都通过门阵列15。在处理器12与处理器34之间的大多数数据交换需要被通过两个字。第一个数据字总是从处理器12到处理器34，这个字是一个指令。处理器34包含一个内部随机存取存储器（RAM）。该RAM的零页被分成8个子页，每子页含16个单元。每个RAM单元包含16位。处理器34利用子页指针判断正在寻址的是那子页。该子页指针也包含在RAM中。处理器34在其RAM中也包含第一页，但第一页在最佳实施例中当前并未被使用。
现在参看表示第一数据字的图10。如果读/求反的写位为一逻辑零，则位5至8确定处理器34的RAM中的一个要写入到处理器34中的当前子页内的地址。按照这一命令，一个贮存在处理器34中的字总是由处理器12送出。如果读/求非写位为一逻辑1，则位5至8限定了一个从处理器34中的当前页内被读出的地址。按照该命令，处理器34将由其RAM中读取数据，并将内容送至处理器12。
如果软件程序复位位（SPR）为一逻辑1，则处理器34对内部软件复位而与该字中的其它位于无关。
如果指针位（PR）是一逻辑1，则位5至8为子页指针的新值、字中的其它位则不予考虑。如果PR位为一逻辑零，处理器34将不改变子页指针。如果H/求反L位为逻辑1，则读或写命令适与处理器34中寻址的16位字的高八位有关。如果H/求反L位为逻辑0，则读或写命令与在处理器34中的寻址字的低八位有关。
因此，高处理器12有数据送至处理器34时，处理器12将送一第一字，该字告诉处理器34数据要贮存在处理器34的RAR中的的什么地方。然后，处理器12将向处理器34送出第二字，该第二字为要贮存在那个RAM单元中的数据。同样，如果处理器12要想从处理器34中读取数据，则处理器12将向处理器34发送一个第一字，该字规定了处理器12需要的数据的单元。处理器34然后将由该RAM单元读出数据，并通过门阵列15将该数据送至处理器12。
由上所述，我们可以知道，本发明介绍了一种调制解调器，该调制解调器使用了改进的数字信号处理技术和其它的技术，从而节省了速度、处理时间和贮存设备。我们也可以认识到，诸如编码，译码，频率综合技术，电源构建，电话线接口等标准的公知技术，均可在许多出版物和有关专利中获知，此处就无须一一加以介绍了。
另外，从上面详细的介绍中，我们可以认识到，本最佳实施例的许多修改和变化对熟悉本领域的人是显而易见的，因此，本发明只受以下权利要求的限制。