(实施例1)
下面将参照图1的方框图和图2的定时图来说明本发明实施例
1中的变频电路。
本实施例1的变频电路是将采样频率768KHZ，中心频率
96KHZ，带宽为16KHZ的12位数字带通发射信号变频为采样频率
96MHZ(＝768KHZ×125)、中心频率24MHZ的数字带通发射信
号后、经D/A转换，通过中心频率24MHZ的带通滤波器(BPF)得
到模拟发射信号。本实施例1的数字滤波器的传递函数用(1)式表示
如下：
![]()
HB ( Z ) 1 + Z - 250 1 + Z - 2 = 1 - Z - 2 + Z - 4 - · · · + Z - 248 · · · · · · ( 1 ) ]]>
此处，Z-1表示一个(96MHZ)-1的延迟。
图3是HB(Z)的脉冲响应波形，图4A和4B表示它的频率-
增益特性，图5A和5B表示H(Z)的频率-增益特性，本滤波器是
具有中心频率为24MHZ的带通滤波器(BPF)，由于离开(间隔)中
心频率384KHZ整数倍的高次谐波频谱相当于H(Z)的陷波频率，
可见这个频谱被衰减70dB以上。图6A、6B和6C是表示用来实现
等式(1)表示的传递函数的结构，此处，图6A仅仅是一种级联结构，
图6B是图6A的传递函数HB(Z)的直接型的结构(配置)，而图6C
与图6B相对应，但工作在采样频率为768KHZ的传递函数H(Z)的
分子部分被重新排列成连接在它的前级，而工作在采样频率为
96MHZ的传递函数H(Z)的分母部分被重新排列成连接在它的后
级。在本实施例中，采用图C的结构(配置)。
在图1中，输入端101是数字基带发射信号输入端，它与延迟寄
存器102和时钟发生电路120(下面有时只用符号标记)相连接。102
是12位延迟寄存器，与101、103、120连接。103是12位延迟寄存
器，它与102、104、120连接。104是13位加法器，与101、103、105、
107连接。105是13位延迟寄存器，与104、106、120连接。106是13
位延迟寄存器，它与105、107、120连接。107是14位加法器，与
104、105、106、108、110连接。108是14位延迟寄存器，它与107、
109、110、120连接。109是14位延迟寄存器，它与108、110、120连
接。110是15位加法器，与107、108、109、111连接。111是0信号
插入开关SW，它与110、112、120连接。112是16位减法器，与
111、113、114连接。113是16位延迟寄存器，与112、114、115、120
连接。114是17位减法器，与113、115、116连接。115是17位延迟
寄存器，与114、116、120连接。116是18位减法器，与115、117、
118连接。117是18位寄存器，与116、118、120连接。118是12位
D/A转换器，与116、117、119、120连接。119是模拟BFF，与118、
121连接。120是时钟发生电路，与102、103、105、106、108、109、111、
113、115、117、118连接。121是模拟调波输出端，与119连接。
接下来就本实施例的工作进行说明。图1中，如果首先在从时钟
发生电路120中来的768KHZ时钟信号前沿输入来自数字基带发
射信号输入端的1个采样(信号)，则加法器104将延迟寄存器103
的内容与输入信号相加，加法器107将延迟寄存器106的内容与加
法器104的输出相加、加法器110将延迟寄存器109的内容与加法
器107的输出相加并将相加的结果输出到SW111，在768KHZ时
钟后沿将延迟寄存器108的输出传输给延迟寄存器109、加法器107
的输出传输给延迟寄存器108、延迟寄存器105的输出传输给延迟
寄存器106、加法器104的输出传输给延迟寄存器105、延迟寄存器
102的输出传输给延迟寄存器103、来自数字基带发射信号输入端
101的输入信号传输给延迟寄存器102。另外，SW111从768KHZ时
钟前沿开始在96KHZ时钟信号的一个时钟时间单位内输出加法器
110的输出，在其余的124个时钟时间内输出0，由此进行96MHZ
采样输出。进而在来自时钟发生电路120的96MHZ时钟信号的前
沿，减法器112从SW111的输出减去延迟寄存器113的内容、减法
器114从减法器112的输出减去延迟寄存器115的内容、减法器
116从减法器114的输出减去延迟寄存器117的内容后并将减得的
结果输出到D/A转换器118，在96MHZ时钟信号的后沿将减法器
116的输出传输给延迟寄存器117、减法器114的输出给延迟寄存
器115、减法器112的输出传输给延迟寄存器113。D/A转换器118
的输出经过具有中心频率24MHZ的模拟BPF119形成模拟发射信
号。
这样，根据本发明的实施例1，通过内插数字基带发射信号提高
采样频率，模拟BPF119的特性(曲线)变化缓慢就能使电路小型
化。另外，在数字带通发射信号插入期间，通过提取(抽出)采样频率
的整数倍频率的高次谐波频谱中的一个频率进行变换，获得一个带
通信号后进行D/A转换，因此，在以后运算放大器等中所加的直流
偏压不会使已调波产生载漏等恶化现象，就能使电路实现无控化
(adjustment-free)。
再者，进行上述内插和变频的数字滤波器，通过级数和的形式构
成无延迟失真的矩形脉冲响应的滤波传递函数，能够不需要乘法器
而用延迟器和加减法器来实现，能够用无延迟失真的数字滤波器进
行不需要调整(无控)的变频。另外，这种数字滤波器尽管采样频率是
96MHZ，但由于它的一半处理是以768KHZ动作，所以每一级HB
(Z)只需要3个延迟器、2个减法器，就是说，全部需要9个延迟器、
6个减法器也行，就能实现尺寸小、耗电少。另外，若减法器准备最
大18位字长，就能实现无误差运算。
(实施例2)
接下来，参照图7的方框图和图8的定时图对本发明实施例2
中的变频电路进行说明。
本实施例的变频电路是将采样频率为768KHZ、中心频率为
96KHZ、带宽为16KHZ的12位数字基带发射信号变频为采样频率
96MHZ(＝768KHZ×250)中心频率24MHZ的带通发射信号，经
过中心频率为24MHZ的BPF得到发射信号。本实施例的数字滤波
器的传递函数H(Z)也是用上述等式(1)表示，以采样频率768KHZ
工作的一部分滤波器与实施例1相同，但输入信号经过768KHZ
D/A转换器被转换为采样值信号后使用开关电容器电路(以下称
SC电路)进行96MHZ动作的处理，从而抑制D/A转换器的转换速
度、减少电力消耗。
在图7中，201是数字基带发射信号输入端，与202、235连接。
202是12位延迟寄存器，与201、203、235连接。203是12位延迟寄
存器，与202、204、235连接。204是13位加法器，与201、203、205、
207连接。205是13位延迟寄存器，与204、206、235连接。206是13
位延迟寄存器，与205、207、235连接。207是14位加法器，与204、
205、206、208、210连接。208是14位延迟寄存器，与207、209、210、
235连接。209是14位延迟寄存器，与208、210、235连接。210是15
位加法器，与207、208、209、211连接。211是12位D/A转换器、与
210、212、235连接。212是0信号插入开关SW，与211、213、235连
接。213是模拟开关，与212、214连接。214是电容量为2C的电容
器，与213、215连接。215是模拟开关，与214、218、216连接。216是
容量为C的电容器，与215、217、218、220连接。217是运算放大器，
与215、216、218、220连接。218是模拟开关，与215、216、217、220
连接。219是容量为2C的电容器，与218连接。220是模拟开关，与
216、217、218、221连接。221是容量为2C的电容器，与220、222连
接。222是模拟开关，与221、223、224、225连接。223是容量为C的
电容器，与222、224、225、227连接。224是运算放大器，与222、223、
225、227连接。225是模拟开关，与222、223、224、225、227连接。226
是容量为2C的电容器，与225连接。227是模拟开关，与223、224、
226、228连接。228是容量为2C的电容器，与227、229连接。229是
模拟开关，与228、230、231、232连接。230是容量为C的电容器，与
229、231、232、234连接。231是运算放大器，与229、230、231、234连
接。232是模拟开关，与229、230、201、233、234连接。233是容量为
2C的电容器，与232连接。234是模拟BPF，与230、231、233、236连
接。235是时钟发生电路，与202、203、205、206、208、209、211、212连
接。236是模拟调波输出端，与234连接。
下面就本实施例的动作进行说明。在图7中，如果首先在来自时
钟发生电路235的768KHZ时钟信号的前沿从数字基带发射信号
输入端201输入1个采样信号，则加法器204将延迟寄存器203的
内容加到输入信号中、加法器207将延迟寄存器206的内容加到加
法器204的输出中，加法器210将延迟寄存器209的内容加到207
的输出中，并将相加的结果输出到D/A转换器211中转换成采样值
信号以后，输出到SW212，在768KHZ时钟信号的后沿延迟寄存器
208的输出被传输到延迟寄存器209、加法器207的输出被传输到
延迟寄存器208、延迟寄存器205的输出被传输到延迟寄存器206、
加法器204的输出被传输到延迟寄存器205、延迟寄存器202的输
出被传输到延迟寄存器203、来自数字带通发射信号输入端201的
输入信号被传输到延迟寄存器202。另外，从768KHZ时钟的前沿
开始，在96MHZ时钟信号的1个时钟时间单位内，SW212输出D/
A转换器211的输出，但在其余的124个时钟时间单位内输出0，由
此输出96MHZ采样信号。另外，在由时钟发生电路235所产生的
96MHZ时钟1的前沿，分别将电容器214充电到SW212的输出
电压、电容器219和221充电到运算放大器217的输出电压、电容器
226和228充电到运算放大器224的输出电压、电容器233充电到
运算放大器231的输出电压，并将这些状态保持在时钟1的后沿。
接着在由时钟发生电路235所产生的96MHZ时钟2的前沿，分别
将电容器214和219的电荷传输到电容器216、将电容器221和226
的电荷传输到电容器223、将电容器228和233的电容传输到电容
器230，并保持在时钟2的后沿，经过中心频率为24MHZ的模拟
BPF234得到模拟发射信号。
像以上那样，如果采用本发明实施例2，与实施例1一样，在谋
求电路小型化和无控化的同时，还能进行变频。另外，根据上面等式
(1)，在数字基带发射信号的内插和高次谐波抽出时，通过用数字电
路执行等式(1)中的分子部分后在768KHZ频率上进行D/A转换、
用无控化的SC电路执行等式(1)中的分母部分，就能抑制D/A转
换速度减少电力损耗。
(实施例3)
接下来，就本发明的实施例3进行说明。图9是表示本实施例
的调制电路中变频电路的结构方框图。
本实施例的调制电路，将采样频率48KHZ、带宽16KHZ的12
位数字基带发射信号经变频为采样频率96MHZ(＝384KHZ×
250)、中心频率24MHZ的数字带通发射信号后，进行D/A变换，
经过中心频率24MHZ的BPF就得到了模拟发射信号。本实施例
的数字滤波器的传递函数H(Z)用等式(2)表示。
![]()
HB ( Z ) = 1 + Z - 8 1 + Z - 2 = 1 - Z - 2 + Z - 4 - Z - 6 · · · · · · ( 2 ) ]]>
此处，Z-1表示(384KHZ)-1的延迟。
在图9中，301是数字基带发射信号输入端，与302、320连接。
302是12位延迟寄存器，与301、303、320连接。303是12位延迟寄
存器，与302、304、320连接。304是13位加法器，与301、303、305、
307连接。305是13位延迟寄存器，与304、306、320连接。306是13
位延迟寄存器，与305、307、320连接。307是14位加法器，与304、
305、306、308、320连接。308是14位延迟寄存器，与307、309、310、
320连接。309是14位延迟寄存器，与308、310、320连接。310是15
位加法器，与307、308、309、311连接。311是0信号插入开关
SW，与310、312、320连接。312是16位减法器，与311、313、314连
接。313是16位延迟寄存器，与312、314、315、320连接。314是17位
减法器，与313、315、316连接。317是17位延迟寄存器，与314、
316、320连接。316是18位减法器，与315、317、318连接。317是18
位延迟寄存器，与316、318、320连接。318是12位D/A转换器，与
316、317、319、320连接。319是模拟BPF，与318、321连接。320是
时钟发生电路，与302、303、305、306、308、309、311、313、315、317、
318连接。321是模拟已调波输出端，与319连接。
接下来对本实施例的动作进行说明。在图9中，如果首先在从时
钟发生电路320来的48KHZ时钟信号的前沿，从数字基带发射信
号输入端301输入1个采样信号，则加法器304将延迟寄存器303
的内容加到输入信号中、加法器307将延迟寄存器306的内容加到
加法器304的输出中、加法器310将延迟寄存器309的内容加到加
法器307的输出后将结果输出到SW311，在48KHZ时钟信号的后
沿，延迟寄存器308的输出被传输到延迟寄存器309、加法器307的
输出被传输到延迟寄存器308、延迟寄存器305的输出被传输到延
迟寄存器306、加法器304的输出被传输到延迟寄存器305、延迟寄
存器302的输出被传输到延迟寄存器303、来自数字基带发射信号
输入端301的输入信号被传输到延迟寄存器302。另外，SW311从来
自48KHZ时钟信号前沿开始，在96MHZ时钟信号的1个时钟时
间单位输出加法器310的输出，但在其余的124个时钟时间单位输
出0，由此输出96MHZ采样信号。另外，在来自时钟发生电路320
的96MHZ时钟信号前沿，减法器312从SW31 1的输出减去延迟
寄存器313的内容，减法器314从减法器312的输出中减去延迟寄
存器315的内容，减法器316从减法器314的输出中减去延迟寄存
器317的内容后将减得的结果输出到D/A转换器318，在96MHZ
时钟信号的后沿减法器316输出被传输到延迟寄存器317、减法器
314的输出被传输到延迟寄存器315、减法器312的输出被传输到延
迟寄存器313。D/A转换器318的输出经中心频率24MHZ的模拟
BPF319变成模拟发射信号。
像以上那样，根据本实施例的实施例3，通过在前级，用数字滤
波器在插入数字基带发射信号的同时，得到384KHZ的采样的、中
心频率24MHZ的带通信号，在后级，使用实施例1的变频电路，就
能试图使调制电路小型化，无控化。
(实施例4)
接下来，对本发明实施例4进行说明。图10是表示本实施例的
调制电路中变频电路结构方框图。
本实施例的调制电路是将采样频率为48KHZ、带宽16KHZ的
12位数字基带发射信号变频为采样频率96MHZ(＝384KHZ×
250)，中心频率24MHZ的数字带通发射信号后经中心频率
24MHZ的BPF得到模拟发射信号。在本实施例中，数字滤波器的
传递函数H(Z)也可用等式(2)表示，工作在采样频率48KHZ的部
分与实施例1相同，但输入信号经过48KHZD/A转换器转换为采
样值信号后经过开关电容器电路(以下标记为SC电路)进行
96MHZ动作的处理，从而就会抑制D/A转换器的转换速度，实现
低电力消耗。
在图10中，401是数字基带发射信号输入端，与402、435连接。
402是12位延迟寄存器，与401、403、435连接。403是12位延迟寄
存器，与402、404、435连接。404是13位加法器，与401、403、405、
407连接。405是13位延迟寄存器，与404、406、435连接。406是13
位延迟寄存器，与405、407、435连接。407是14位加法器，与404、
405、406、408、410连接。408是14位延迟寄存器，与407、409、410、
435连接。409是14位延迟寄存器，与408、410、435连接。410是15
位加法器，与407、408、409、411连接。411是12位D/A转换器，与
410、412、435连接。412是0信号插入开关SW，与411、413、435连
接。413是模拟开关，与412、414连接。414是容量为2C的电容器，
与413、415连接。415是模拟开关，与414、418、416连接。416是容
量为C的电容器，与415、417、418、420连接。417是运算放大器，与
415、416、418、420连接。418是模拟开关，与415、416、417、419、420
连接。419是容量为2C的电容器，与418连接。420是模拟开关，与
416、417、418、421连接。421是容量为2C的电容器，与420、422连
接。422是模拟开关，与421、423、424、425连接。423是容量为C的
电容器，与422、424、425、427连接。424是运算放大器，与422、423、
425、427连接。425是模拟开关，与422、423、424、426、427连接。426
是容量为2C的电容器，与425连接。427是模拟开关，与423、424、
426、428连接。428是容量为2C的电容器，与427、429连接。429是
模拟开关，与428、430、431、432连接。430是容量为C的电容器，与
429、431、432、434连接。431是运算放大器，与429、430、431、434连
接。432是模拟开关，与429、430、401、433、434连接。433是容量为
2C的电容器，与432连接。434是模拟BPF，与430、431、433、436连
接。435是时钟发生电路，与402、403、405、406、408、409、411、412连
接。436是模拟已调波输出端，与434连接。
接下来对本实施例的动作进行说明。在图10中，如果首先在由
时钟发生电路435发生的48KHZ时钟信号的前沿从数字基带发射
信号输入端401输入1个采样信号，则加法器404将延迟寄存器
403的内容加到输入信号中，加法器407将延迟寄存器406的内容
加到加法器404的输出中，加法器410将延迟寄存器409的内容加
到加法器407的输出中、经D/A转换器411转换为采样值信号之
后，输出到SW412，在48KHZ时钟信号的后沿延迟寄存器408的
输出被传输到延迟寄存器409，加法器407的输出被传输到延迟寄
存器408、延迟寄存器405的输出被传输到延迟寄存器406、加法器
404的输出被传输到延迟寄存器405、延迟寄存器402的输出被传
输到延迟寄存器403、来自数字基带发射信号输入端401的输入信
号被传输到延迟寄存器402。另外，SW412从来自48KHZ时钟信号
前沿开始，在96MHZ 1个时钟时间单位输出D/A转换器411的输
出，而在其余的124个时间单位输出0，由此输出96MHZ采样信
号。还有，在来自时钟发生电路435的96MHZ时钟φ1的前沿，分
别将电容器414充电到SW412的输出电压，将电容器419和421
充电到运算放大器417的输出电压，将电容器426和428充电到运
算放大器424的输出电压，将电容器433充电到运算放大器431的
输出电压，并以时钟信号φ1的后沿保持。接着，在来自时钟发生电
路435的96MHZ时钟信号φ2的前沿，分别将电容器414和419的
电荷传输到电容器416，将电容器421和426的电荷传输到电容器
423，将电容器428和433的电荷传输到电容器430，并用时钟信号
φ2的后沿保持，经过中心频率为24MHZ的模拟BPF434得到模拟
发射信号。
根据以上本发明实施例4，通过在前级将数字基带发射信号用
数字滤波器插入的同时，获得384KHZ采样的、中心频率24MHZ
的带通信号，并在后级使用实施例2的变频电路，就能使调制电路
小型化和无控化，另外通过使用实施例2的变频电路能抑制D/A
转换速度并减少耗电量。
(实施例5)
下面，参照图11的方框图对本发明实施例5进行说明。本实施
例5的调制电路，是将采样频率64KHZ、带宽16KHZ的12位数字
基带发射信号变频为采样频率96MHZ(＝384KHZ×250)、中心频
率24MHZ的数字带通发射信号后进行D/A转换，经中心频率
24MHZ的BPF，从而获得模拟发射信号。在本实施例5中，首先用
等式(3)表示的数字滤波器，内插输入信号得到采样频率为384KHZ
的基带发射信号中后，乘以1，0，…1，0，1，…并转换到中心频率为
96KHZ的12位数字带通发射信号，然后用实施例1的变频电路进
行变频。在实施例3中，由等式(2)产生的采样频率转换比率受到2
次幂的倍乘的限制，但在等式(3)中是有可能进行整数倍数的采样
频率的转换的。
![]()
HL ( Z ) = 1 - Z - 6 1 - Z - 1 = 1 + Z - 1 + Z - 2 + Z - 4 + Z - 6 · · · · · · ( 3 ) ]]>
式中，Z-1表示(384KHZ)-1的延迟。
另外，图12表示HL(Z)的脉冲响应波形，图13表示其频率-
增益特性曲线图，图14表示H(Z)的频率-增益特性曲线图，本滤
波器是LPF(低通滤波器)，并由于64KHZ的整数倍的频率的高次
谐波对应于H(Z)的陷波频率，故可知输入信号衰减70dB以上。
在图11中，501是数字基带发射信号输入端，与502、503、518
连接。502是12位延迟寄存器，与501、503、518连接。503是13位
减法器，与501、502、504、505连接。504是13位延迟寄存器，与503、
505、517连接。505是14位减法器，与503、504、506、507连接。506
是14位延迟寄存器，与505、507、517连接。507是15位减法器，与
505、506、508、517连接。508是0倍号插入开关SW，与507、509、517
连接。509是16位减法器，与508、510、511连接。510是16位延迟
寄存器，与509、511、517连接。511是17位减法器，与510、512、513
连接。512是17位延迟寄存器，与511、513、517连接。513是18位
减法器，与512、514、515连接。514是18位延迟寄存器，与513、515、
517连接。515是乘法器，与513、514、516连接。516是实施例1的变
频电路，与515、517、518连接。517是时钟发生电路，与502、504、
506、508、510、512、514、516连接。518是模拟已调波输出端，与516
连接。
下面将对本实施例的动作进行说明。在图11中，如果首先在来
自时钟发生电路517的64KHZ时钟信号前沿，从数字基带发射信
号输入端501输入一个采样信号，则减法器503从输入信号中减去
延迟寄存器502的内容，减法器505从减法器503的输出中减去延
迟寄存器504的内容，减法器507从505的输出中减去延迟寄存器
506的内容并将结果输出到SW508，在64KHZ时钟信号的后沿，减
法器505的输出被传输到延迟寄存器506，减法器503的输出被传
输到延迟寄存器504，从数字基带发射信号输入端501接收的输入
信号被传输到延迟寄存器502。另外SW508从来自64KHZ时钟的
前沿开始，在384KHZ的1个时钟时间单位输出减法器507的输
出，但其余的5个时钟时间输出0，由此输出384KHZ的采样信号。
再在来自时钟发生电路517的384KHZ时钟的前沿，减法器509从
SW508的输出中减去延迟寄存器510的内容，减法器511从减法器
509的输出中减去延迟寄存器512的内容，减法器513从减法器511
的输出中减去延迟寄存器51 4的内容，在乘法器515中，乘以{jn+
(-j)n}/2＝1，0，-1，0，1，…后输出，在384KHZ时钟信号的后沿减
法器509的输出被传输到延迟寄存器510，减法器511的输出被传
输到延迟寄存器512，减法器513的输出被传输到延迟寄存器514。
再通过乘法器515，得到384KHZ采样、中心频率24MHZ的带通信
号，因此，在以后的变频电路516中经中心频率24MHZ的模拟
BPF得到发射信号。
根据以上的本发明实施例5，通过在前级用数字滤波器插入数
字基带发射信号，同时得到384MHZ采样、中心频率24MHZ的带
通信号，而在后级使用实施例1的变频电路，就能使调制电路小型
化和无控化。另外，在实施例3中，数字基带发射信号的采样频率转
换比率受到2次幂的倍乘的限制，但在实施例5中，能进行整数倍的
采样转换。
(实施例6)
接下来，参照图15的方框图对本发明实施例6进行说明。本实
施例的调制电路，将具有采样频率64KHZ，带宽16KHZ的12位数
字基带发射信号变频为具有采样频率96MHZ(＝384KHZ×250)、
中心频率24MHZ的数字带通发射信号后借助于中心频率为
24MHZ的BPF来获得发射信号。在本实施例中，是在前级与实施
例5相同的电路中将输入信号转换成具有采样频率384KHZ、中心
频率96KHZ的12位数字带通发射信号后，在后级借助于实施例2
的变频电路进行变频。
在图15中，601是数字基带发射信号输入端，与602、603、617
连接。602是12位延迟寄存器，与601、603、617连接。603是13位
减法器，与601、602、604、605连接。604是13位延迟寄存器，与
603、605、617连接。605是14位减法器，与603、604、606、607连接。
606是14位延迟寄存器，与605、607、617连接。607是15位减法
器，与605、606、608、617连接。608是0信号插入开关SW，与607、
609、617连接。609是16位减法器，与608、610、611连接。610是16
位延迟寄存器，与609、611、617连接。611是17位减法器，与610、
612、613连接。612是17位延迟寄存器，与611、613、617连接。613
是18位减法器，与612、614、615连接。614是18位延迟寄存器，与
613、615、617连接。615是乘法器，与613、614、616连接。616是实施
例2的变频电路，与615、617、618连接。617是时钟发生电路，与
602、604、606、608、610、612、614、616连接。618是模拟已调波输出
端，与616连接。
下面就本发明实施例的动作进行说明。在图15中，如果首先在
来自时钟发生电路617的64KHZ时钟信号的前沿从数字基带发射
信号输入端601输入1个采样信号，则减法器603就从输入信号中
减去延迟寄存器602的内容，减法器605从减法器603的输出减去
延迟寄存器604的内容，减法器607从减法器605的输出减去延迟
寄存器606的内容，并将结果输出到SW608，在64KHZ时钟信号
的后沿，减法器605的输出被传输到延迟寄存器606，减法器603
的输出被传输到延迟寄存器604，来自数字基带发射信号输入端
601的输入信号被传输到延迟寄存器602。另外，SW608从来自
64KHZ时钟信号前沿开始，在384KHZ的1个时钟时间单位输出
减法器607的输出，但在其余的5个时钟时间单位输出0，由此输
出384KHZ采样信号。进而在来自时钟发生电路617的384KHZ时
钟前沿，减法器609从SW608的输出中减去延迟寄存器610的内
容，减法器611从减法器609的输出中减去延迟寄存器612的内容，
减法器613从减法器611的输出中减去延迟寄存器614的内容，再
用乘法器615乘以{jn+(-j)n}/2＝1，0，-1，0，1，…后输出，
384KHZ时钟的后沿减法器609的输出被传输到延迟寄存器610，
减法器611的输出被传输到延迟寄存器612，减法器613的输出被
传输到延迟寄存器614。由于通过乘法器615得到384KHZ采样、中
心频率24MHZ的带通信号，所以在其后的变频电路616中通过中
心频率24MHZ的模拟BPF得到模拟发射信号。
根据以上的本发明实施例6，通过经数字滤波器在前级内插数
字基带发射信号的同时，得到384KHZ采样、中心频率24MHZ的
带通信号，在后级使用实施例2的变频电路，就能使调制电路小型
化和无控化，另外，通过使用实施例2的变频电路，能抑制D/A转
换速度并降低功耗。
如以上所说明的那样，根据本发明，通过内插数字基带发射信号
使采样频率升高，就能使在D/A转换后的内插滤波器的特性曲线
变缓，从而谋求电路小型化。另外，在数字基带发射信号的内插期间，
通过抽出采样频率整数倍的频率高次谐波频谱中的一个进行变频、
产生带通信号之后进行D/A转换，因此，加在其后的运算放大器等
中的直流偏压就不会使已调波产生载漏等恶化现象，从而能够使电
路无控化。另外，进行上述内插和变频的数字滤波器，由于是以级数
和的形式构成无延迟失真的矩形脉冲响应的滤波器传递函数，所以
不用乘法器而用延迟器和加减法器就能实现，还由于其传递函数的
分子是以低速时钟工作的，与通常的积和运算的滤波器结构比较，可
以大幅度地减少延迟器和加减法器的数量，从而就能使电路更加小
型化并降低耗电量。另外，由于不需要乘法和少量的加减法器，只增
加加减法器的字长的位数就能实现无运算误差的，用整数运算的滤
波器运算。
本发明实施例示出的都是用硬件实现的调制电路情况，但采样
频率低的基带信号的产生、内插处理以及变频电路的低速工作部
分(分子部分)也可能通过使用数字信号处理器(DSP)等用软件方
式来实现。这种情况下DSP的附加电路，由于只适合于变频电路的
高速工作部分(分母部分)，因而能使电路小型化。另外，在转换多种
调制方式、多种传输比率并执行该电路的用途中，由于只能转换
DSP的软件就能共同使用附加电路，因此根据这一点也能使电路小
型化。