半导体集成电路设备.pdf

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摘要
申请专利号:

CN200610148592.7

申请日:

2006.11.15

公开号:

CN1983441A

公开日:

2007.06.20

当前法律状态:

撤回

有效性:

无权

法律详情:

发明专利申请公布后的视为撤回IPC(主分类):G11C 8/08公开日:20070620|||实质审查的生效|||公开

IPC分类号:

G11C8/08(2006.01); G11C11/406(2006.01); G11C11/408(2006.01); G05F1/567(2006.01)

主分类号:

G11C8/08

申请人:

恩益禧电子股份有限公司;

发明人:

下川健寿; 古田博伺

地址:

日本神奈川县

优先权:

2005.11.15 JP 2005-329692; 2006.09.26 JP 2006-260834

专利代理机构:

中科专利商标代理有限责任公司

代理人:

朱进桂

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内容摘要

半导体集成电路设备,包括电压控制电路,电压控制电路产生通过栅极电压来去激活场效应晶体管的控制电压。电压控制电路根据设备温度来控制电压,以便在实际上对在场效应晶体管处于非活动时流过的漏电流进行最小化。

权利要求书

1.  一种半导体集成电路设备,包括:
场效应晶体管;以及
电压控制电路,其产生将要提供给场效应晶体管中的栅极端子、用于去激活场效应晶体管的控制电压,电压控制电路根据设备温度来控制电压,从而实质地对在场效应晶体管处于非活动时流过的漏电流进行最小化。

2.
  根据权利要求1所述的半导体集成电路设备,其中电压控制电路控制电压从而实质地将由规定的温度下的场效应晶体管中的亚域值漏电流、漏极扩散层结漏电流和带-带隧道漏电流所确定的漏极电流最小化。

3.
  根据权利要求1所述的半导体集成电路设备,其中电压控制电路控制电压使其根据设备温度线性地变化。

4.
  根据权利要求1所述的半导体集成电路设备,其中电压控制电路基于以下关系来控制电压:
Vg(T)∝-α*T
其中Vg(T)是针对规定的设备温度的控制电压,T是设备温度,α是由工艺方法或设备结构确定的常数。

5.
  根据权利要求1所述的半导体集成电路设备,其中电压控制电路产生第一控制电压和第二控制电压中至少一个来作为控制电压,其中第一控制电压被提供给场效应晶体管的栅极端子,第二控制电压被提供给场效应晶体管的背部栅极端子。

6.
  根据权利要求1所述的半导体集成电路设备,其中电压控制电路包括:
单元漏电流检测器,其基于控制电压来再生处于非活动状态的场效应晶体管中产生的漏电流,并且根据漏电流的电流值来产生检测电压;以及
电压发生器,其基于检测电压来设置控制电压的电压值,并且根据设备温度来改变控制电压的电压值。

7.
  根据权利要求6所述的半导体集成电路设备,其中单元漏电流检测器包括具有与场效应晶体管的形状或电气特征实际上相同的漏电流检测场效应晶体管,并且根据漏电流检测场效应晶体管中产生的漏电流的电流值来产生检测电压。

8.
  根据权利要求7所述的半导体集成电路设备,其中漏电流检测场效应晶体管基于电压发生器输出的控制电压来操作。

9.
  根据权利要求6所述的半导体集成电路设备,其中电压发生器包括参考电平发生器,用于设置将要产生的电压的参考电平,所述参考电平发生器使用从断开熔丝、短路熔丝、开关元件和逻辑存储电路中选择的电平设置元件来存储设置,并且根据电平设置元件的状态来产生参考电平电压。

10.
  根据权利要求9所述的半导体集成电路设备,其中,电平设置元件的状态是根据检测电压来设置的。

11.
  根据权利要求6所述的半导体集成电路设备,其中电压控制电路包括第一单元漏电流检测器,用于基于电压发生器输出的控制电压来输出第一检测电压;以及第二单元漏电流检测器,用于基于根据控制电压移位得到的电压来输出第二检测电压。

12.
  根据权利要求11所述的半导体集成电路设备,其中输入到第二单元漏电流检测器的控制电压与电压发生器输出的控制电压相差几十至几百毫伏。

13.
  根据权利要求11所述的半导体集成电路设备,其中电压发生器基于第一检测电压与第二检测电压之间的差来增大或减小控制电压。

14.
  根据权利要求11所述的半导体集成电路设备,其中每进行规定次数的刷新操作,电压控制电路就增加或减小电压发生器输出的控制电压。

15.
  根据权利要求1所述的半导体集成电路设备,其中被施加了控制电压的场效应晶体管是存储单元的转移晶体管。

16.
  根据权利要求15所述的半导体集成电路设备,其中当控制电压被施加到栅极端子时,转移晶体管变为非活动。

17.
  根据权利要求1所述的半导体集成电路设备,其中场效应晶体管的栅极电压是存储单元中的字电压。

18.
  根据权利要求1所述的半导体集成电路设备,其中为多个存储单元阵列块中的每一个或与每一个存储单元相连的每一个字线都布置了电压控制电路。

19.
  一种半导体集成电路设备,包括:
电压控制电路,用于产生将提供给场效应晶体管的栅极电极的控制电压,所述电压控制电路包括:
参考电压发生器,包括输出具有规定电流值的恒流源,和具有针对设备温度以规定速率变化的阻抗值的第一电阻器,所述参考电压发生器基于恒流源的电流输出和第一电阻器的阻抗值来产生针对设备温度以规定速率变化的参考电压;
比较电压发生器,用于接收控制电压和具有规定的电压值的参考电平电压,所述比较电压发生器包括具有在参考电平电压和控制电压之间串联的多个电阻器的电压划分元件,并通过利用电压划分元件的阻抗划分比率对参考电平电压和控制电压之间的差进行划分来产生比较电压;以及
比较器,其基于参考电压和比较电压之间的差来输出调整信号,
其中,基于调整信号来调整控制电压的电压值。

20.
  一种半导体集成电路设备,包括:
电压控制电路,其产生用于去激活场效应晶体管的控制电压,所述电压控制电路包括:
电平检测器,其输出用于根据栅极电压的变化来对控制电压的电压值进行控制的控制信号,在所述栅极电压下,当场效应晶体管处于非活动时,流过的漏电流相对于设备温度实质上为最小值;以及
电压发生器,其根据控制信号来产生控制电压。

说明书

半导体集成电路设备
技术领域
本发明涉及半导体集成电路设备,具体涉及一种减小了漏电流的半导体集成电路设备,该设备通过考虑当场效应晶体管不活动时流动的漏电流的温度特征来控制栅极电压,从而减小了漏电流。
背景技术
在最近的半导体集成电路设备中,随着较小几何结构半导体工艺技术的出现,功耗随着电源电压的降低而降低,而随着集成度和访问速度的增加而同时增加。此外,在最近的半导体集成电路设备中,不仅活动状态中的功耗而且待机状态中的功耗都造成了问题。待机状态期间功耗的增加是由较小的几何结构半导体工艺技术和低电源电压所引起的,特别是在MISFET(金属绝缘半导体场效应晶体管)中。如果电源电压变低,场效应晶体管的阈电压应该因此而降低。低阈电压导致了亚阈值漏电流的增加。此外,较小的几何结构半导体工艺技术导致了栅极绝缘层变得较薄,这导致了漏电流的增加。
漏电流包括:由于电荷的漂移或扩散而引起的亚阈值电流(亚阈值漏电流)、MISFET中漏极区域和基板区域之间的结漏电流(漏极扩散层结漏电流)、由于栅极-漏极电场引起的漏极区域和基板区域之间的带-带(band to band)隧道漏电流(GIDL:Gate Induced DrainLeakage,栅极引发漏极漏电流)以及栅极与漏极、源极和基板区域之间的隧道漏电流。在这些漏电流之中,亚阈值漏电流和漏极扩散层结漏电流表现出高温依赖特性。另一方面,GIDL和栅极与漏极、源极和基板区域之间的隧道漏电流表现出低温依赖。关于这些漏电流,““16.7-fA/Cell Tunnel-Leakage-Suppressed 16-Mb SRAM forHandling Cosmic-Ray-Induced Multierrors”,Kenichi Osada et al.,IEEE journal of solid-state circuits, Vol.38, No.11,pp1952-1957,2003年11月”通过以SRAM(静态随机存取存储器)单元在待机状态中的漏电流为例子,提供了关于漏电流分量以及漏电流与温度之间的关系的描述。此外,““Impact of Gate-Induced DrainLeakage on Retention Time Distribution of 256 Mbit DRAM WithNegative Wordline Bias”,Michen Chang et al.,IEEETransactions On Electron Devices,Vol.50,No.4,pp1036-1041,2003年4月”,在其图3中提供了关于DRAM(动态随机存取存储器)中的失效位与字电势之间的关系的描述与GIDL的栅极电压依赖有关。
以下参考图19来描述流过MISFET的漏电流。图19示出了MISFET中漏极电流与栅极电压之间的关系。在图19的图表中,垂直轴表示对数坐标下的漏极电流,水平轴表示线性坐标下的栅极电压。如图19所示,当栅极电压Vg超过阈值时,流过MISFET的确定量的漏极电流因变于栅极电压Vg的电压值。
当栅极电压Vg低于阈值时,流过的电流被称为漏电流。当栅极电压Vg接近阈值时,由载流子的漂移引起的漏电流占主要地位。随着栅极电压Vg的降低,由载流子的偏移引起的漏电流减小,而由载流子的扩散引起的漏电流占主要地位。漏极电流最小处的栅极电压是Vg(Id_min<环境温度>)。在栅极电压Vg(Id_min<环境温度>)处,漏极扩散层结漏电流流动。当栅极电压降到Vg(Id_min<环境温度>)之下时,GIDL增加。
下文对GIDL进行更详细的描述。由于漏极区域和栅极电极之间的电场,漏极区域和基板区域之间的表面附近的耗尽层中的电场变得较强,从而缩小了在漏极区域和基板区域之间建立的耗尽层。这导致了隧道电流,即GIDL,从漏极区域流到基板区域。因此,当漏极电压和栅极电压之间的差变大时,GIDL变大。
图19中的实线表示了环境温度下MISFET中的漏极电流和栅极电流之间的关系,虚线表示了在高温(例如100℃)下的关系。具体地,随着基板温度的变高,亚阈值漏电流和漏极扩散层结漏电流增大,从而漏电流的最小值增大。漏电流最小处的电压Vg(Id_min<高温>)低于环境温度下的电压Vg(Id_min<环境温度>)。
漏电流的增加引出了一些缺点,例如在半导体集成电路设备待机期间功耗增加和使用MISFET的存储器单元(例如DRAM单元)的数据保持周期减小。
一种减小上述漏电流中的亚阈值漏电流的方法是使用例如MTCMOS(Multi Threshold complementary Metal Oxide Semiconductor,多阈值互补金属氧化物半导体)或VTCMOS(Variable ThresholdComplementary Metal Oxide Semiconductor,可变阈值互补金属氧化物半导体)的元件。
此外,““A 300MHz 25μA/Mb Leakage On-Chip SRAM ModuleFeaturing Process-Variation Immunity and Low-Leakage-ActiveMode for Mobile-Phone Application Processor”,Masanao Yamaokaet al.,IEEE International Solid-State Circuits Conference,pp494-495,452,2004年”中公开了一种通过控制SRAM单元中的NMOSFET的源极电压来减小全体SRAM的功耗的技术。日本未审查专利申请公布No.2000-11651中公开了一种通过将存储单元中的NMISFET的栅极电压设置为负电压来减小DRAM中的待机电流的技术。此外,日本未审查专利申请公布No.2003-173675中公开了一种通过在DRAM的待机期间将施加到字线的电压设置为稍稍高于接地电压来减小GIDL的技术。
虽然上述技术提供了对栅极电压或源极电压的控制以便减小漏电流,然而它们没有提供与温度相关控制。漏电流最小处的栅极电压Vg(Id_min)是依赖于温度的。因此,虽然上述技术能够在半导体集成电路设备处于环境温度时减小漏电流,然而当温度变高时,漏电流增加,这是不希望的结果。
此外,根据日本未审查专利申请公布No.2000-11651中公开的技术(将栅极电压设置为负电压),负电压能够使漏极电流增大为非最小值。此外,如果栅极电压的负电压的绝对值很大,那么需要更多的时间和能量以将栅极电压增大到电源电压。这妨碍了对存储单元的高速访问。
发明内容
根据本发明的一方面,提供了一种半导体集成电路设备,包括场效应晶体管和电压控制电路,该电压控制电路产生将要提供给场效应晶体管中的栅极端子、用于去激活场效应晶体管的控制电压。电压控制电路根据设备温度来控制电压,以便实质地对在场效应晶体管处于非活动时流过的漏电流进行最小化。
在这个半导体集成电路设备中,根据设备温度来控制控制电压,从而当场效应晶体管处于非活动时流过的漏电流实质地很小。这使得能够不考虑设备温度地实质地最小化漏电流。结果,能够不考虑半导体集成电路设备中的温度而实质地最小化待机期间的功耗。
附图说明
根据下文结合附图的描述,本发明的上述和其它目的、优点和特点将会变得明显,其中:
图1是根据本发明第一实施例的DRAM的电路图;
图2是示出了根据第一实施例在漏电流最小处栅极电压和设备温度之间的关系的图表;
图3是示出了根据第一实施例的电压控制电路的框图;
图4是示出了根据第一实施例的参考电平发生器的例子的电路图;
图5是示出了根据第一实施例的电平检测器的电路图;
图6是示出了根据第一实施例的控制电压VNN和设备温度之间的关系的图表;
图7是示出了根据第一实施例的单元漏电流检测器的电路图;
图8是示出了根据第一实施例的漏电流IA和控制电压VNN之间的关系的图表;
图9是示出了根据第一实施例的漏电流检测电压VA和控制电压VNN之间的关系的图表;
图10是示出了根据本发明第二实施例的电压控制电路的框图;
图11是示出了根据第二实施例的电压控制电路中产生的每一个电压和控制电压VNN之间的关系的图表;
图12是示出了根据本发明第三实施例的电平检测器的电路图;
图13是示出了根据本发明第四实施例的电平检测器的电路图;
图14是示出了转移晶体管中基板电压Vsub和漏极电流之间的关系的图表;
图15是示出了根据本发明第五实施例在漏电流最小处的基板电压Vsub和设备温度之间的关系的图表;
图16是示出了根据第五实施例的电压控制电路的框图;
图17是示出了根据第五实施例在电压控制电路中产生的每一个电压和基板电压Vsub之间的关系的图表;
图18是根据第五实施例用于使电压控制电路进行操作的控制信号的时序图;以及
图19是示出了MISFET中的栅极电压和漏极电流之间的关系的图表。
具体实施方式
这里将参考说明性的实施例对本发明进行描述。本领域的技术人员可以理解,使用本发明的内容可以实现多个可替代的实施例,而且本发明不限于为了解释的目的而示出的实施例。
第一实施例
下文参考附图对本发明的典型实施例进行描述。本发明中的半导体集成电路设备按照温度来控制栅极电压,以便在实质上对场效应晶体管(例如MISFET)中形成于半导体基板(下文简单地称作基板)上的漏电流进行最小化。在下文描述的典型实施例中,DRAM用作半导体集成电路设备的例子,通过例子来详细描述对DRAM中的转移晶体管的栅极电压的控制。下文描述中的漏电流是指前文描述的漏电流。
图1示出了根据本发明第一实施例的DRAM 1。如图1所示,DRAM1包括多个存储单元2;存储单元阵列中的位线和子字线;以及子字线电压选择电路3和作为外设电路的电压控制电路4。第一实施例中的DRAM 1向多个子字线电压选择电路3提供由单一电压控制电路4产生的第一控制电压(例如控制电压VNN)。子字线电压选择电路3分别与相应的子字线相连,从而将子字电压提供给与各个子字线相连的多个存储单元2。
多个存储单元2以格子图案排列。位于同一列中的存储单元2连接到一个位线,位于同一行中的存储单元2连接到一个字线(例如子字线)。列解码器(未示出)激活多个位线之一,从而指定一行来执行读取/写入。子字线由从行解码器(未示出)输出的主字信号来控制,从而指定一列来执行读取/写入。
子字线电压选择电路3包括PMISFET P1(要注意,在下文的描述中,如果MISFET由特定的参考符号来表示,那么为了清楚理解起见,FET表示为“晶体管”,即“PMIS晶体管P1”)与NMIS晶体管N1和N2。PMIS晶体管P1和NMIS晶体管N1是反相器,它们的漏极彼此相连,并且为栅极提供主字选择信号。为PMIS晶体管P1的源极提供子字选择信号A,并且NMIS晶体管N1的源极与控制电压VNN相连。具体地,通过主字选择信号,子字线电压选择电路3控制子字线的电压为具有与子字选择信号A相同的电平的电压或为与控制电压VNN相同的电压。电压控制电路4产生控制电压VNN以去激活存储电压2中的转移晶体管Tr。下文将详细描述控制电压VNN和电压控制电路4。子字选择信号A提供高于电源电压的引导电压以激活存储单元2中的转移晶体管Tr。
为子字线电压选择电路3中的NMIS晶体管N2的栅极提供了子字选择信号B,晶体管N2的源极与控制电压VNN相连,漏极与子字线相连。具体地,NMIS晶体管N2控制子字选择信号B以与主字选择信号相同的逻辑操作,从而当上述反相器输出控制电压VNN时设置子字线的电压为控制电压VNN。
电压控制电路4产生用于去激活MISFET的控制电压VNN并将产生的控制电压提供给多个子字线电压选择电路3。电压控制电路4包括电压发生器(例如VNN电压发生器)10和单元漏电流检测器20。VNN电压发生器10包括参考电平发生器11、电平检测器12和输出电压发生器13。参考电平发生器11产生控制电压VNN的参考电平电压,该参考电平电压的电压电平由电平检测器12和输出电压发生器13来控制。电平检测器12输出控制信号,该控制信号在MISFET的漏电流关于设备温度实质地达到最小值时,根据栅极电压的改变来控制控制电压VNN的电压值。输出电压发生器13根据控制信号来产生控制电压。单元漏电流检测器20对形成在存储单元阵列中的存储单元2中产生的漏电流进行再生。然后,单元漏电流检测器20根据再生的漏电流的电流值来输出漏电流检测电压VA。下文详细描述电压控制电路4。
存储单元2包括转移晶体管Tr和电容器C。转移晶体管Tr具有连接到子字线的栅极、连接到位线的第一端子和连接到电容器C的一端的第二端子。电容器C的另一端连接到具有规定电压的偏压。
下文描述转移晶体管Tr的特征。例如转移晶体管Tr可以是MISFET,并具有图19中所示的栅极电压-漏极电流特征。具体地,在环境温度下,漏电流的最小值位于Vg=0V处。在高温下,可以通过设置栅极电压Vg为负电压来最小化漏电流。根据子字线上的电压,转移晶体管Tr处于活动或非活动状态。当施加了子字选择信号A时,激活转移晶体管Tr;当施加了控制电压VNN时,去激活转移晶体管Tr。为了延长DRAM 1中的电容器C的电荷保持时间,需要在转移晶体管Tr不活动时减小漏电流。漏电流包括上文描述的在源极区域和漏极区域之间流动的亚阈值漏电流、从漏极区域流到基板区域的漏极扩散层结漏电流以及带-带(band to band)隧道漏电流。这些漏电流的结合具有的特征是:漏电流在规定的栅极电压Vg(Id_min)处最小。栅极电压Vg(Id_min)随着设备温度的变化而变化。图2示出了栅极电压Vg(Id_min)和设备温度之间的关系。
图2中示出的栅极电压Vg(Id_min)关于设备温度的变化特征是通过发明人的实验结果而获得的。发明人发现,当半导体集成电路设备的温度T在0℃至100℃的范围内时,栅极电压Vg(Id_min)关于设备温度线性地变化。下面的表达式1可以近似得到栅极电压Vg(Id_min):
Vg(Id_min)<T>∝-α*T
其中Vg(Id_min)<T>表示设备温度T(摄氏温标或开氏温标)下的Vg(Id_min),而α是由工艺方法或设备结构确定的大于0的常数(V/℃或V/K)。在通过发明人的实验而产生的NMISFET中,α的值近似为0.01(T的单位是℃)。
下面的表达式2可以近似得到图2所示的特征:
Vg(Id_min)<T>=-α*T+β
其中β是常数(单位是V),在该β值下当T=TO时,Vg(Id_min)=0。T0可以不是环境温度。 
具体地,通过将控制电压VNN设置为实质地与栅极电压Vg(Id_min)相同,或通过对控制电压VNN中的变化和栅极电压Vg(Id_min)中的变化关于设备温度分别进行实际平衡,可以不考虑设备温度来最小化漏电流。在这个实施例中,控制电压VNN由电压控制电路4产生,因此电压控制电路4能够改变控制电压VNN。下文详细描述电压控制电路4。
图3是电压控制电路4的框图。电压控制电路4包括参考电平发生器11、电平检测器12和输出电压发生器13。参考电平发生器11设置参考电平电压VNNref的电压电平。参考电平电压VNNref输入到电平检测器12并与控制电压VNN进行比较。参考电平电压VNNref不依赖于温度。电平检测器12基于参考电平电压VNNref与电压控制电路4产生的控制电压VNN的差来检测控制电压VNN的电平。基于检测结果,电平检测器输出控制信号。输出电压发生器13包括环形振荡器14和电荷泵电路15。环形振荡器14产生具有与电平检测器12的输出控制信号一致的规定频率的时钟信号。电荷泵电路15根据环形振荡器14产生的时钟信号的频率来控制控制电压VNN的电压电平。
下文更加详细地描述电压控制电路4中的每一个部件。图4是示出了参考电平发生器11的一个例子的框图。如图4所示,参考电平发生器11包括多个电阻器(例如电阻器R111、R112、R1111、R1112、R1121、R1122)、多个用作电平设置元件的线变化元件(例如熔丝F1111、F1112、F1121、F1122)和缓冲器111。
多个电阻器以串联的方式连接在电源电压VDD和接地电压VSS之间。在这个实施例中,电阻器按照R1111、R1112、R111、R112、R1121和R1122的顺序从电源电压VDD连接到接地电压VSS。熔丝F1111与电阻器R1111并联,熔丝F1112与电阻器R1112并联,熔丝F1121与电阻器R1121并联,熔丝F1122与电阻器R1122并联。缓冲器111是放大器,其中输出端和反相输入端彼此相连。放大器的非反相端与电阻器R111和R112之间的结点相连。缓冲器电路111通过其输出端输出由多个电阻器设置的电压作为参考电平电压VNNref。
当连接熔丝时,熔丝用作导线。当断开熔丝时,熔丝的两端彼此电气隔离。可以在制造半导体设备后使用例如激光切割机的工具来断开熔丝。如果熔丝被断开,与该熔丝并联的电阻器变为有效。虽然这个实施例使用熔丝作为示例,也可以使用能够在制造后改变连接的其它元件,例如短路熔丝(例如齐纳锌阳极板,zener zap)和开关元件。
作为参考电平发生器11的另一个例子,可以使用例如ROM(只读存储器)的存储器来保留参考电压的设置。在这种情况下,需要由外部控制信号来确定使用ROM中的哪一个设置。只要能够在制造半导体设备后改变以产生的参考电压,参考电平发生器11不限于图4中示出的那一个。
下文详细描述电平检测器12。图5示出了电平检测器12的电路图。电平检测器12包括参考电压发生器121、比较电压发生器122和比较器124。参考电压发生器121包括恒流源I1和第一电阻器(例如电阻器R121)。恒流源I1和电阻器121以串联的方式连接在电源电压VDD和接地电压GND之间,参考电压VrefN从恒流源I1与电阻器R121之间的结点输出。例如,恒流源I1的电流值I1不随温度而变化。例如,电阻器R121可以由多晶硅形成并具有负温度特征,即当设备温度上升时阻抗值以某一速率减小。因此,参考电压发生器121产生电压:I1*R1=VrefN。参考电压VrefN具有对应于电阻器R121的温度特征的温度特征。
在比较电压发生器122中,电压划分元件123连接在用于输入参考电平电压VNNref的端子与用于输入控制电压VNN的端子之间。例如在电压划分元件123中,电阻器R122和电阻器R123串联,比较电压Vcomp从电阻器R122与电阻器R123之间的结点输出。电阻器R122和R123可以由多晶硅形成并具有负温度特征,即当设备温度上升时阻抗值以某一速率减小。因此,比较电压发生器122产生电压:VNN+(R123/(R122+R123))*(VNNref-VNN)=Vcomp。由于电阻器R122和R123关于设备温度以某一速率变化比较电压Vcomp不随设备温度而变化。比较电压Vcomp是通过电阻器R122与电阻器R123的阻抗划分比对参考电平电压VNNref和控制电压VNN进行划分而得到的值。
比较器124将参考电平电压VNNref与比较电压Vcomp进行比较。如果参考电平电压VNNref大于比较电压Vcomp,比较器124输出高电平(例如电源电压)。如果参考电平电压VNNref小于比较电压Vcomp,比较器124输出低电平(例如接地电压)。
这样,电压控制电路4产生控制电压VNN,VNN依赖于电平检测器12中的参考电平电压VNNref的温度特征而变化。控制电压VNN具有由参考电平电压VNNref和电阻器R121至R123设置的值。图6示出了控制电压VNN关于设备温度而变化的例子。在这个实施例中,如图6所示,将控制电压VNN关于设备温度的变化设置为与栅极电压Vg(Id_min)关于设备温度的变化在实际上相同。
如果DRAM包括多个存储单元阵列,可以为每一个存储单元阵列来布置电压控制电路4。可选择地,可以为与每一个存储单元相连的每一个字线来布置电压控制电路4。
下文详细描述单元漏电流检测器20。图7示出了单元漏电流检测器20的框图。如图7所示,单元漏电流检测器20包括虚单元21、PMIS晶体管P21至P23和NMIS晶体管N21与N22。例如,虚单元21可以具有与转移晶体管Tr相同数目的漏电流检测场效应晶体管(例如虚晶体管),其中该转移晶体管Tr与存储单元阵列中的一个子字线相连。虚晶体管的源极分别连接到偏压(例如电源电压VDD的一半),漏极连接在一起。虚晶体管的栅极与虚字线相连。虚字线具有VNN电压发生器产生的控制电压VNN。优选地,单元漏电流检测器20放置在存储单元阵列附近或存储单元阵列内。优选地,每一个虚晶体管的形状和大小与存储单元2中的转移晶体管Tr的形状和大小实际上相同。这允许对存储单元阵列中的存储单元2产生的漏电流进行精确的再生。
PMIS晶体管P21和P22的源极端子与电源电压VDD相连。PMIS晶体管P21和P22的栅极端子彼此相连。PMIS晶体管P21的栅极端子和漏极端子彼此相连。PMIS晶体管P21的漏极端子连接到虚单元21中的虚晶体管的漏极端子共同相连的公共结点。PMIS晶体管P22的漏极端子连接到用于输出漏电流检测电压VA的端子。
PMIS晶体管P23的源极端子与电源电压VDD相连。PMIS晶体管P23的栅极端子具有电压Vconst,在电压Vconst上从PMIS晶体管P23的漏极端子输出的电流实际上是不受温度影响的常数。PMIS晶体管P23的漏极端子与NMIS晶体管N22的漏极端子相连。NMIS晶体管N21和N22的源极端子与接地电压VSS相连。NMIS晶体管N21和N22的栅极端子彼此相连。NMIS晶体管N22的栅极端子和漏极端子彼此相连。NMIS晶体管N21的漏极端子与用于输出漏电流检测电压VA的端子相连。
电压漏电流检测器20根据控制电压VNN的电压电平来再生漏电流(该漏电流是由存储单元阵列上形成的存储单元2产生的),并根据漏电流的电流值输出电压(例如漏电流检测电压VA)。具体地,单元漏电流检测器20将提供给未选择的存储单元2的控制单元VNN提供给虚单元21中的虚晶体管的栅极,从而使用虚单元21来再生存储单元2中产生的漏电流。通过PMIS晶体管P21和P22的电流镜将再生的电流输出作为漏电流IA。此外,PMIS晶体管P23输出与温度无关的恒流Iconst。通过NMIS晶体管N21和N22的电流镜来输出电流Iconst。因此,单元漏电流检测器20通过其输出端输出电压作为漏电流检测电压VA,其中VA基于漏电流IA和电流Iconst的比率。
图8示出了控制电压VNN和漏电流IA之间的关系。如图8所示,漏电流IA随着控制电压VNN的增加而减小并且当控制电压VNN处于规定电平时达到最小值。然后,当控制电压VNN超过规定电平(此处漏电流IA最小)时,漏电流IA随之增加。
图9示出了控制电压VNN和漏电流检测电压VA之间的关系。如图9所示,漏电流检测电压VA随着控制电压VNN的增加而减小并且当控制电压VNN处于规定电平时达到最小值。然后,当控制电压VNN超过规定电平(此处漏电流检测电压VA最小)时,漏电流检测电压VA随之增加。
在这个实施例中,单元漏电流检测器20检测漏电流最小时的控制电压VNN,VNN电压发生器10产生漏电流实际上最小时的控制电压VNN。如果控制电压VNN的值是漏电流在该电压下为最小值的电压值,那么VNN电压发生器10能够根据温度来改变控制电压VNN的值。下文描述设置控制电压VNN的初始值的方法。
为了设置控制电压VNN的初始值,当VNN电压发生器10停止时,在与VNN电压发生器10相连的监控器接点1处施加规定的电压。然后,使用与单元漏电流检测器20的输出端相连的监控器接点2来监控漏电流检测电压VA,从而检测到在漏电流检测电压VA实际上处于最小值处的控制电压VNN的值。此外,适当地改变参考电平发生器11中的熔丝或ROM的设置以便将参考电平电压VNNref调整为检测到的电压值。从而将控制电压VNN的初始值设置为存储单元2中的漏电流在该初始值处实际上为最小值的值。
如上所述,在第一实施例中的DRAM 1中,电压控制电流4产生控制电压VNN,当MISFET不活动时,VNN将施加到栅极。将控制电压VNN设置为与漏电流最小处的栅极电压Vg(Id_min)实际上相同的值。此外,将控制电压VNN关于设备温度的变化设置为与栅极电压Vg(Id_min)关于设备温度的变化在实际上相同。因此,即使设备温度发生变化,第一实施例中的DRAM 1也能够在每一个设备温度下保持最小的漏电流。因此,第一实施例中的DRAM 1能够在任意温度下的待机状态中最小化功耗。
由于α和β的值随着工艺方法或设备结构而变化,LSI设计者能够通过预先测量而获得这些值。如果改变了基板电压,那么电压Vg(Id_min)发生变化。这样,通过预先测量电压Vg(Id_min)的温度依赖,LSI设计者能够允许控制电压VNN具有对应于相应设备的电压Vg(Id_min)的特征。然而,基板电压的改变很大程度上影响了亚域值电流中的漏极扩散层结漏电流分量。因此,第一实施例中描述的栅极电压关于温度的改变不能简单地应用于基板电压。在环境温度下控制的基板电压/栅极电压、在高温下控制的基板电压/栅极电压和在低温下控制的基板电压/栅极电压中的每一个都有最优的组合。此外,例如由与电压控制电路4相同方式操作的电路来实施对基板电压的控制。下文详细描述对基板电压的控制。
在第一实施例中的DRAM 1中,控制电压VNN可以是负电压。即使控制电压VNN是负电压,将子字线的电压从控制电压VNN切换到子字选择信号A的时间也不会延长,除非MISFET的栅极电压设置得过低。因此,这个实施例能够减小漏电流并且不牺牲存储单元2的访问速度。
优选地,控制电压VNN的设置范围小于栅极绝缘层的耐压。例如,如果控制电压VNN和NMISFET的栅极电压超过了栅极绝缘层的耐压,这将毁掉元件。此外,如果MISFET的漏极和源极之间的电压差大于额定电压,元件随时间的损耗变得严重。损耗随时间的影响小且元件中不发生故障的周期被称为TDDB(依赖时间的介质击穿,TimeDependent Dielectric Breakdown)寿命。优选地,将控制电压VNN设置为不会缩短TDDB寿命的范围内。
这个实施例检测漏电流关于设备温度的变化,并将控制电压VNN关于设备温度的变化设置为与漏电流关于设备温度的变化在实际上相同。可选择地,可以在半导体基板上形成参考MISFET,并根据参考MISFET的特征设置控制电压VNN的值和控制电压VNN关于设备温度的变化。
第二实施例
根据第一实施例的电压控制电路4通过单元漏电流检测器20测量漏电流最小时的控制电压VNN的值,并基于测量结果来设置控制电压VNN的初始值。另一方面,根据本发明第二实施例的电压控制电路4a测量DRAM操作期间的漏电流,并将测量结果反映到控制电压VNN的值。这样,第二实施例中的电压控制电路4a实现了对控制电压VNN的值的自动控制。
下文将详细描述电压控制电路4a。图10是示出了电压控制电路4a的框图。如图10所示,除了根据第一实施例的电压控制电路4中的元件之外,电压控制电路4a还包括第二单元漏电流检测器(例如单元漏电流检测器20b)、电平移位器30和比较器40。第一单元漏电流检测器(例如单元漏电流检测器20a)对应于第一实施例中的单元漏电流检测器20,但是它由不同的参考符号来表示以将其与单元漏电流检测器20b相区分。单元漏电流检测器20a和20b是与第一实施例中的单元漏电流检测器20在实质上相同的电路。
电平移位器30输出将控制电压VNN移了数十至数百毫伏的电压VNN2。在这个实施例中,电压VNN2低于控制电压VNN数十毫伏。比较器40在非反相端接收单元漏电流检测器20a的输出,并在反相端接收单元漏电流检测器20b的输出。基于输入到非反相端和反相端的电压之间的差,比较器40将输出电压VC设置为高电平或低电平。第二实施例中的参考电平发生器11将比较器40提供的输出电压VC的电平进行倒转。因此,第二实施例中的参考电平发生器11可以是反相器等。
在第二实施例中的电压控制电路4a中,VNN电压发生器10基于漏电流检测电压VA和漏电流检测电压VB之间的差来操作,其中根据控制电压VNN来输出VA,根据从控制电压VNN移位而得到的电压VNN2来输出电压VB。下文描述这个操作。
图11示出了电压控制电路4a中产生的电压的关系。图11上部的图表示出了控制电压VNN与漏电流检测电压VA和VB之间的关系。在这个图表中,漏电流检测电压VB的曲线是漏电流检测电压VA的曲线的移位形式。因此,漏电流检测电压VB的最小值是从漏电流检测电压VA的最小值移位得到的值。漏电流检测电压VA的曲线和漏电流检测电压VB的曲线具有交点。对应于交点的控制电压VNN(即图11中的电压Vg_set1)作为比较器40的输出变化点。优选地,该交点接近于漏电流检测电压VA实际上最小时的控制电压VNN的值。
图11中间的图表示出了控制电压VNN和比较器40的输出电压VC之间的关系。当控制电压VNN高于电压Vg_set1时,输出电压VC为高电平;当控制电压VNN低于电压Vg_set1时,输出电压VC为低电平。
图11下部的图表示出了控制电压VNN和参考电平发生器11中的参考电平电压VNNref之间的关系。参考电平电压VNNref是输出电压VC的倒转形式。当参考电平电压VNNref是高电平时,VNN电压发生器10工作以增大控制电压VNN。另一方面,当参考电平电压VNNref是低电平时,VNN电压发生器工作以减小控制电压VNN。
因此,第二实施例中的电压控制电路4a自动地改变控制电压VNN,从而近似得到了电压Vg_set1。将电压Vg_set1设置为漏电流检测电压VA实际上为最小时的范围。因此,第二实施例中的电压控制电路4a能够在不必执行像第一实施例中的初始设置的情况下,保持存储单元2中产生的漏电流为实际上的最小值。
第三实施例
根据本发明第三实施例的电平检测器12a是将第三实施例中的比较电压发生器122a替代第一实施例中的比较电压发生器122而得到的。第一实施例中的比较电压发生器122在设计时确定了电阻器R122和R123的值。但是,第三实施例中的比较电压发生器122a除了在设计时确定电阻器R122和R123的值,还能够在激光微调之前对电阻器R122和R123的值进行调整。相同的参考符号表示了与第一实施例中相同的部件,这里不作具体的描述。
图12是根据第三实施例的电平检测器12a的电路图。如图12所示,在第三实施例中的电平检测器12a中,电压划分元件123a连接在用于输入参考电平电压VNNref的端子与用于输入控制电压VNN的端子之间。在电压划分元件123a中,电阻器R122、R1221、R1222、R123、R1231和R1232串联,比较电压Vcomp从电阻器R122和电阻器R123之间的结点输出。此外,熔丝F1221、F1222、F1231和F1232分别与电阻器R1221、R1222、R1231和R1232并联。
在这个配置中,第三实施例中的比较电压发生器122a能够在制造半导体集成电路设备后测量控制电压VNN(例如在运送检查过程中),并且如果测量到的值不同于期望值时能够对该值进行调整。如果测量到的控制电压VNN低于期望值,那么该调整可以断开在参考电平电压VNNref这一侧上连接的任意熔丝。
下文通过示例来描述断开熔丝F1221以调整控制电压VNN的情况。假定控制电压VNN低于参考电平电压VNNref。断开熔丝F1221之前的比较电压Vcomp表示为VNN+(R123/(R122+R123))*(VNNref-VNN)。另一方面,断开熔丝F1221之后的比较电压Vcomp表示为VNN+(R123/(R122+R1221+R123))*(VNNref-VNN)。因此,当断开熔丝时,比较电压Vcomp变为较小的值。从而第三实施例中的电压控制电路4工作以增大控制电压VNN。
不仅通过例如熔丝的断路装置来改变阻抗值,还可以通过例如齐纳锌阳极板的激励装置通过激励将电阻器设置为有效或无效来改变阻抗值。
如上所述,第三实施例中的DRAM 1能够比第一实施例中的DRAM 1更加精确地产生控制电压VNN。此外,精确产生控制电压VNN相比于第一实施例能够进一步减小漏电流。
第四实施例
在第一实施例中的电平检测器12中,参考电压VrefN由电阻器R121和恒流源I1产生。但是,在本发明的第四实施例中的电平检测器12b中,参考电压VrefN由规定形状的场效应晶体管(例如MISFET)和恒流源I1产生。例如,规定形状的MISFET具有与形成存储单元的场效应晶体管实际上相同的形状。因此,第四实施例中的电平检测器12b是将规定形状的MISFET替代第一实施例中的电阻器R121而得到的。图13是示出了根据第四实施例的电平检测器12b的电路图。除了电平检测器12b之外的元件与第一实施例中的元件实际上相同,这里不做具体描述。
如图13所示,第四实施例中的电平检测器12b包括参考电压发生器121b。参考电压发生器121b包括恒流源I1和多个虚晶体管。恒流源I1实际上与第一实施例中的恒流源I1相同。多个MISFET中的每一个具有与接地电压GND相连的栅极端子、与恒流源I1相连的第一端子(例如漏极端子)和与具有规定电压的偏压相连的第二端子(例如源极端子)。每一个虚晶体管都是场效应晶体管,具有与存储单元2中使用的转移晶体管Tr实际上相同的形状。
以这种方式连接的虚晶体管是非活动的,并且在其中有漏电流流过。通过将漏电流转换为阻抗,可以将虚晶体管等效地看作电阻器元件。因此,可以将虚晶体管看作处于非活动状态的转移晶体管Tr中的等效电阻器。可以将多个虚晶体管连接到恒流源I1处的阻抗看作连接到恒流源I1的虚晶体管中的等效电阻器并联时的结合阻抗。
此外,如果连接到恒流源I1的虚晶体管的数目与连接到一个子字线的存储单元的数目相同,那么可以将连接到一个子字线的存储单元和连接到恒流源I1的虚晶体管看作实际上相同的等效电阻器。在这种情况下,如果连接到一个子字线的存储单元2中的转移晶体管Tr的布局和虚晶体管的布局在实际上相同,那么优选地,用于进一步均衡等效阻抗的相对精确度增加。
通过对参考电压VrefN和比较电压Vcomp进行比较,电平检测器12b向环形振荡器14输出控制信号,其中参考电压VrefN由虚晶体管和恒流源I1产生,比较电压Vcomp由控制电压VNN的阻抗划分和参考电平电压VNNref产生。如果设备温度变高,存储单元中的子字电压(此处漏电流实际上最小)变得比负电压一侧要大。在这个实施例中,基于非活动状态中的虚晶体管的等效阻抗来产生参考电压VrefN,其中虚晶体管具有与存储单元2中的转移晶体管Tr实际上相同的形状。因此,如果非活动的转移晶体管Tr的等效阻抗由于设备温度的上升而减小,那么非活动的虚晶体管的等效阻抗随之减小,并且已产生的电压VrefN也随之减小。结果,由电压控制电路4产生的控制电压VNN变小。
如上所述,通过非活动的虚晶体管的等效阻抗,第四实施例中的电平检测器12b实现了与子字线电压选择电路3相连的非活动存储单元2的等效阻抗,并且使用非活动的虚晶体管产生了参考电压VrefN。基于参考电压VrefN,电平检测器12b输出用于控制控制电压VNN的值的控制信号,这启用了对电压控制电路4产生的控制电压VNN的控制,以便对与子字线电压选择电路3相连的存储单元2中的漏电流在实际上进行最小化。
第四实施例中的电平检测器12b使用与子字线电压选择电路3相连的存储单元2中实际上相同形状的MISFET和虚晶体管,从而使非活动的虚晶体管的等效阻抗随温度的变化精确地遵循非活动的存储单元2的等效阻抗随温度的变化。因此,由虚晶体管和恒流源I1产生的参考电压VrefN能够精确地遵循非活动的存储单元2的等效阻抗随温度的变化。此外,基于参考电压VrefN产生的控制电压VNN能够精确地遵循栅极电压(此时转移晶体管Tr中的漏电流实际上最小)随温度的变化。结果,第四实施例中的DRAM与第一至第三实施例中的DRAM相比,能够以较高的精确度来最小化漏电流。
虽然第四实施例中的虚晶体管替代了第一实施例中的电平检测器12中的电阻器R121,可以用虚单元来替代第一实施例中的电平检测器12中的电阻器R122或R123。
第五实施例
根据本发明第五实施例的DRAM除了控制第一控制电压(例如控制电压VNN)之外,还控制存储单元2中的转移晶体管Tr的第二控制电压(例如基板电压Vsub)。基板电压Vsub提供给晶体管的背部栅极端子。图14示出了转移晶体管Tr中的基板电压Vsub和漏极电流之间的关系。如图14所示,在基板电压Vsub变为负值时,漏极电流最小处的栅极电压Vg(Id_min)大于其在基板电压Vsub=0时的值。图15示出了漏电流最小处的基板电压Vsub(Id_min)与温度变化之间的关系。如图15所示,基板电压Vsub(Id_min)随着温度的升高而减小。
因此,为了最小化漏电流,通过设置转移晶体管Tr中的栅极电压为常数来使基板电压Vsub根据温度而减小。在上述实施例中,控制电压VNN根据温度而减小。然而,控制电压VNN的减小扩大了子字线的高电平电压与控制电压VNN之间的差,这妨碍了高速操作。本实施例同时对基板电压Vsub和控制电压VNN进行控制,从而实现了高速操作并同时减小了漏电流。
图16是根据第五实施例的电压控制电路4b的框图。如图16所示,电压控制电路4b包括第一电压发生器(例如VNN电压发生器)10a、第二电压发生器(例如Vsub电压发生器)10b、第一和第二单元漏电流检测器(例如单元漏电流检测器20c和20d)、电平移位器30a和30b、比较器40以及开关SW1和SW2。VNN电压发生器10a、Vsub电压发生器10b和单元漏电流检测器20c和20d实际上分别与第一实施例中的VNN电压发生器10和单元漏电流检测器20是相同的电路。电平移位器30a、30b和比较器40实际上分别与第二实施例中的电平移位器30和比较器40是相同的电路。为了便于描述,这些部件的参考符号是不同的。
从本实施例中的Vsub电压发生器10b输出的基板电压Vsub提供给存储单元阵列,作为存储单元阵列中的转移晶体管的基板电压。基板电压Vsub也提供给虚单元21,作为单元漏电流检测器20c和20d中的虚晶体管的基板电压Vsub。单元漏电流检测器20c接收由Vsub电压发生器10b产生的基板电压Vsub。另一方面,单元漏电流检测器20d接收基板电压Vsub2,Vsub2是对Vsub电压发生器10b产生的基板电压Vsub进行移位而得到的。
开关SW1连接在参考电平发生器11a和比较器40的输出端之间。开关SW2连接在参考电平发生器11b和比较器40的输出端之间。控制信号VNN_cont和控制信号Vsub_cont分别控制开关SW1和SW2的闭合/断开。
下文描述基板电压Vsub和每一个电压之间的关系。控制电压VNN与漏电流检测电压VA和VB之间的关系与第二实施例中所描述的相同,这里不再描述。图17示出了电压控制电路4b中产生的每一个电压与基板电压Vsub之间的关系。图17上部的图表示出了基板电压Vsub与漏电流检测电压VA和VB之间的关系。在这个图表中,漏电流检测电压VB的曲线是漏电流检测电压VA的曲线的移位形式。因此,漏电流检测电压VB的最小值是对漏电流检测电压VA的最小值进行平移而得到的值。漏电流检测电压VA的曲线和漏电流检测电压VB的曲线具有交点。对应于该交点的基板电压Vsub(即图17中的电压Vg_set2)作为比较器40的输出改变点。优选地,该交点接近于漏电流检测电压VA实际上最小时的基板电压Vsub。
图17中部示出了基板电压Vsub和比较器40的输出电压VC之间的关系。当基板电压Vsub高于电压Vg_set2时,输出电压VC是高电平;当基板电压Vsub低于电压Vg_set2时,输出电压VC是低电平。
图17下部示出了基板电压Vsub和参考电平发生器11b中的参考电平电压Vsubref之间的关系。参考电平电压Vsubref是输出电压VC的反相形式。当参考电平电压Vsubref是高电平时,VNN电压发生器10b工作以增大基板电压Vsub。另一方面,当参考电平电压Vsubref是低电平时,VNN电压发生器10b工作以减小基板电压Vsub。
因此,第五实施例中的电压控制电路4b自动地改变基板电压Vsub,从而近似得到电压Vg_set2。将电压Vg_set2设置为漏电流检测电压VA实际上最小时的范围内。因此,第五实施例中的电压控制电路4b不需执行第一实施例中的初始设置也能保持存储单元2中产生的漏电流在实际上为最小。
此外,电压控制电路4b除了控制控制电压VNN之外,还控制基板电压Vsub,从而抑制了控制电压VNN的变化。通过将基板电压Vsub设置为负值,漏电流最小处的栅极电压Vg(Id_min)移到了较高的电平。那么,通过将控制电压VNN设置为移位后的栅极电压Vg(Id_min),能够抑制控制电压VNN中的变化。这减小了子字线中的高电平电压与控制电压VNN之间的差,从而启用了DRAM中的高速操作。
在第五实施例中,当设备温度在规定温度(例如环境温度)下时,控制电压VNN和基板电压Vsub保持为规定的常数。当设备温度超过规定温度时,对控制电压VNN和基板电压Vsub进行控制。这是因为虽然漏电流显著的增加导致了高设备温度下的问题,但是漏电流的数量没有造成低设备温度下的显著问题。当设备温度低时不执行控制,这能够减小电路中的电流消耗。
此外,每当进行了规定次数的刷新操作时,第五实施例中的电压控制电路4b就对将要产生的电压进行调整。图18示出了这个操作的时序图。如图18所示,在电压控制电路4b中,每当进行了规定次数(例如图18中的N次)的刷新操作时,交替输入控制信号VNN_cont的脉冲和控制信号Vsub_cont的脉冲(一个刷新信号的脉冲对应于一次刷新操作)。开关SW1响应控制信号VNN_cont的脉冲而闭合,开关SW2响应控制信号Vsub_cont的脉冲而闭合。因此,每当进行了规定次数的刷新操作时,电压控制电路4b逐步增加或降低电压。从而交替地执行对控制电压VNN的调整和对基板电压Vsub的调整。
这消除了对电压控制电路经常操作的需求,从而减小了功耗。此外,交替的电压调整的实施方式实现了控制电压VNN和基板电压Vsub的有效的协调操作。
优选地将基板电压Vsub设置为MISFET中的寄生二极管的前向电压不关于基板电压或井电压而流动的范围。例如,如果基板电压是接地电压,那么控制电压VNN优选地为-0.7V或更高。
本发明不限于上述实施例并可以以多种方式改变。在上述实施例中,虽然场效应晶体管的栅极电压根据温度可以连续地变化,可以预置栅极电压以保持固定值,例如在环境温度下为X[V],在高温(例如50℃或更高)下为(X-A)[V],在低温(例如0℃或更低)下为(X+A)[V]。这样,如果具有与电压控制电路4相同功能的电路根据设备的制造条件使用修整熔丝等来将环境温度下的X[V]改变为(X-α)[V]或(X+β)[V]并进一步相对于温度来改变环境温度下的电压,那么能够获得与温度条件一致的设备的最优电流特征。此外,本发明不限于例如DRAM或SRAM的存储器,可以应用于使用例如逻辑电路的场效应晶体管的任意其它电路。
虽然上述实施例描述了转移晶体管Tr由NMIS晶体管形成的情况,转移晶体管Tr可以由PMIS晶体管形成。在这种情况下,控制电压VNN和基板电压Vsub以与上述实施例相反的方式来逐步增大或减小。具体地,本发明对控制电压VNN和基板电压Vsub进行控制,以便基于当控制电压VNN和基板电压Vsub不受控制时的电压来减小漏电流。该控制扩大了参考电压的差的绝对值。优选地,能够彼此独立地对控制电压VNN和基板电压Vsub进行控制。
明显的是,本发明不限于上述实施例,并且在不背离本发明的范围和精神的前提下,可以对实施例进行修改和改变。

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半导体集成电路设备,包括电压控制电路,电压控制电路产生通过栅极电压来去激活场效应晶体管的控制电压。电压控制电路根据设备温度来控制电压,以便在实际上对在场效应晶体管处于非活动时流过的漏电流进行最小化。。

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