半导体存储装置.pdf

具体实施方式

以下，根据附图，对将本发明具体化了的实施方式进行说明。

(第一实施方式)

首先，如图1和图2所示，在这个第一实施方式的半导体存储装
置中，各存储器单元阵列1a、1b、1c以及1d上分别配置有4*4＝16个
非易失性的铁电存储器(FeRAM)的存储器单元10，和4位易失性的
SRAM 13。铁电存储器的存储器单元10与局部字线LWL和局部位线
LBL相连。局部位线LBL通过第一选择晶体管11与全局位线GBL相
连。还有，局部字线LWL通过第二选择晶体管12与全局字线GWL
相连。

再者，铁电存储器为本发明的“第一存储器”的一个例子，SRAM
13为本发明的“第二存储器”及“静态存储器”的一个例子。另外，
全局字线GWL为本发明的“主字线”的一个例子，局部字线LWL
为本发明的“辅助字线”的一个例子。还有，全局位线GBL为本发
明的“主位线”的一个例子，局部位线LBL为本发明的“辅助位线”
的一个例子。

第一选择晶体管11通过RAA线(行选择地址线)进行开关。而
第二选择晶体管12通过CAA线(列选择地址线)进行开关。再者，
RAA线是本发明“第一选择线”的一个例子，CAA线是本发明“第二
选择线”的一个例子。

第一选择晶体管11如图3所示，由n沟道MOS管构成，第二选
择晶体管12如图4所示，由n沟道晶体管构成。第一选择晶体管11
的栅极与RAA线相连，第二选择晶体管12的栅极与CAA线相连。另
外，SRAM 13如图5所示，由两个倒相电路构成。SRAM 13通过晶体
管14与全局位线GBL相连的同时，晶体管14的栅极与RAAS线相连。
此外，RAAS线是本发明“第三选择线”的一个例子。

在此第一实施方式中，全局位线GBL在铁电存储器和SRAM 13
中被共有。

还有，图2所示的铁电存储器，如图6所示，包括：多个存储器
单元阵列1a、1b、...1n、行解码器2、列解码器3、行地址缓冲器4、
列地址缓冲器5、读写放大器6、以及控制部分(时钟发生器部分)7。

其次，参照图7～图12，对图2所示的第一实施方式的半导体存
储装置的平面配置以及与其对应的截面构造进行说明。

在这个第一实施方式的半导体存储装置中，如图7及图8所示，
在p型半导体基板31的表面上，形成由一对n型源极/漏极区域32和
栅极33所组成的第二选择晶体管12。第二选择晶体管12的栅极33
与CAA线46相连。另外，在p型半导体基板31的表面上，形成两个
由n型源极/漏极区域38和栅极39所组成的n沟道晶体管。由这两个
n沟道晶体管和在图8的剖面图中未表示的两个p沟道晶体管形成了
SRAM 13。(参照图10)

还有，构成SRAM 13的n沟道晶体管的两端的n型源极/漏极区域
38与布线层40相连，中央的n型源极/漏极区域38与GND线41b相
连。

另外，第二选择晶体管12一边的n型源极/漏极区域32与局部字
线(LWL)44相连。局部字线(LWL)44的下面通过铁电体层43形
成局部位线(LBL)42。通过局部位线(LBL)42、铁电体层43和局
部字线(LWL)44，就构成了由铁电体电容组成的单纯矩阵方式的存
储器单元10。再者，铁电体层是本发明的“存储元件”的一个例子。

再有，全局字线(GWL)45是与第二选择晶体管12另一边的n
型源极/漏极区域32相连并延伸在局部字线(LWL)44上方而形成的。
另外，在全局字线(GWL)45的上方，与局部位线(LBL)42对应地
形成全局位线(GBL)47。

再者，在图7所示的平面配置以及图8所示的截面构造中，与图2
所示的模式图不同，全局字线GWL和全局位线GBL形成在局部字线
LWL和局部位线LBL的上方。这样，实际上在实现图2所示的模式图
的局部字线LWL和局部位线LBL，全局字线GWL和全局位线GBL
的分层结构时，就会变成如图7和图8所示的结构。

另外，作为SRAM部分的平面配置图，如图9所示，布线层40
由第一层布线层形成，同时，Vcc线41a以及GND线41b由第二层布
线层形成。还有，如图10所示，SRAM部分包含：两个p沟道晶体管
和两个n沟道晶体管。

还有，作为存储器单元部分的平面配置图，如图11所示，局部位
线(LBL)42由第三层布线层形成，同时，局部字线(LWL)44由第
四层布线层形成。而且，铁电体层43配置于局部位线(LBL)42和局
部字线(LWL)44的交点上。

还有，作为全局字线(GWL)及全局位线(GBL)部分的平面配
置图，如图12所示，全局字线(GWL)45由第五层布线层形成，全
局位线(GBL)47以及CAA线46由第六层布线层形成。

下面，对上述构成的第一实施方式的半导体存储装置的动作概要
进行说明。在此，假定是访问图2所示的阵列(n，m)中、与局部字线
LWL2相连的铁电存储器的四个存储器单元10的情况。在此情况下，
由于选择阵列是阵列(n，m)，所以首先通过激活CAAm线及RAAn
线，将阵列选中。由于CAAm线及RAAn线被激活，第一选择晶体管
11以及第二选择晶体管12都变成接通状态，局部字线LWL 1～4分别
与全局字线GWLn1～n4相连，局部位线LBL1～4分别与全局位线
GBLm1～m4相连。全局字线GWLn1～n4当中，由于仅仅全局字线
GWLn2被激活，所以就只有局部字线LWL2被激活。

由此，与局部字线LWL2所连接的四个存储器单元10的数据，通
过四个第一选择晶体管11分别呈现到四个全局位线GBLm1～m4之
上。这四个数据再经由全局位线GBLm1～GBLm4，通过读/写放大器
6(参照图6)被读出到外部。与此同时，四个数据经由全局位线GBL
m1～m4、第一选择晶体管11以及局部位线LBL1～4，被重新写入
(restore)到局部字线LWL 2所连接的四个存储器单元10。

还有，SRAM 13由于RAASn线的激活而使晶体管14(参照图5)
成为接通状态，所以被连接到全局位线GBLm1～m4上。因此，四个
被重新写入存储器单元10的数据(再存储数据)也会被保持在SRAM
13中。

写入的状况也同样，写入数据被保持在与全局位线GBLm1～m4
相连的四个SRAM 13中。因此，在各阵列中，最后被访问的数据由于
被保持在SRAM 13中，所以SRAM 13就具有了高速缓存的功能。

各动作模式的电压在下列表1中表示。

                                     表1

参照以上表1以及图1～图6，以下，对第一实施方式所涉及的半
导体存储装置的各动作方式中的动作详细进行说明。

(待机模式)

待机模式下，对所有全局字线GWL和全局位线GBL施加1/2Vcc，
对所有RAA线以及CAA线施加Vcc。因此，所有第一选择晶体管11
以及第二选择晶体管12就变成接通状态，由此所有的全局字线GWL
就与所有的局部字线LWL线相接，同时所有的全局位线GBL就与所
有的局部位线LBL线相接。这就使得所有的局部字线LWL和局部位
线LBL变为1/2Vcc。在此情形下，由于所有的RAAS线被设定为0V，
所有的SRAM 13就变成与全局位线GBL断开的状态。因此所有SRAM
13为数据保持状态。此外还有，所有铁电存储器的存储器单元10的两
端(局部字线LWL和局部位线LBL)为施加1/2Vcc的状态。于是存
储器单元10也是数据保持状态。

(铁电存储器读出模式)

首先，选择阵列的地址一旦决定，选择阵列以外的RAA线以及CAA
线就变为0V。再者，选择阵列的RAA线以及CAA线在待机状态下是
被施加了Vcc。由此，不与选择阵列共有RAA线以及CAA线的所有
非选择阵列的局部字线LWL以及局部位线LBL，就从全局字线GWL
以及全局位线GBL断开，而变成1/2Vcc浮动状态。

选择阵列的全局位线GBL下降到0V以后，就变为浮动状态。在
此情形下，由于选择阵列的RAA线上施加了Vcc，与选择阵列的RAA
线相连的第一选择晶体管11一直处于接通状态。因此，选择阵列的全
局位线GBL与局部位线LBL一直处于连通状态，所以，选择阵列的
局部位线LBL在下降到0V以后，也会变成浮动状态。

其次，为了防止由于临界值电压引起的电压下降，将选择阵列的
CAA线从Vcc升压至Vcc+，该Vcc+为Vcc加上第二选择晶体管12
的临界值电压。而且，由于全局字线GWLn2上升至Vcc，通过第二选
择晶体管12，局部字线LWL2就会上升到Vcc。

因此，与局部字线LWL2相连的存储器单元10的数据，经由局部
位线LBL1～4以及第一选择晶体管11，呈现在全局位线GBLm1～m4
之上。这些数据通过读/写放大器6(参照图6)被读出。

(恢复(重新写入)模式)

通过读/写放大器6被确定的读出数据，再通过读/写放大器6经由
全局位线GBLm1～m4，回到选择阵列的局部位线LBL1～4上。也就
是，在数据“1”被读出的选择单元的局部位线LBL上施加Vcc，在数
据“0”被读出的选择单元的局部位线LBL上施加0V。此时，由于选
择字线LWL2仍旧是原样的Vcc，因此数据“0”就被重新写入数据“0”
被读出的选择单元中。接着，选择字线下降到0V，对于数据“1”被
读出的单元，数据“1”被恢复(重新写入)。还有，对于选择阵列的
SRAM 13，其间由于RAASn线上升至Vcc+，读出数据被写入并保持
其中。

再者，关于写入动作，仅仅是上述的被恢复数据代替了IO缓冲器
输入的写入数据，动作都是一样的。

(SRAM访问模式)

首先，从待机状态通过使所有的RAA线为0V，使全局位线GBL
和局部位线LBL断开。而且，使所有的全局位线GBL成为浮动状态。
之后，使RAASn线电压上升，通过全局位线GBL与SRAM 13相接来
进行访问。

在第一实施方式的半导体存储装置中，如上所述，由于铁电存储器
和SRAM 13在同一p型半导体基板31上层叠形成，高度方向的厚度
上就能够减小，所以能够实现更好的小型化(薄型化)。

另外，通过铁电存储器和SRAM 13在同一p型半导体基板31上层
叠形成，在铁电存储器和SRAM 13的连接上就无需使用寄生电容较大
的导线和焊料等，由于铁电存储器和SRAM 13能够紧贴配置，所以就
能够在铁电存储器和SRAM 13之间实现高速的数据存取。

还有，在第一实施方式的半导体存储装置中，和全局位线GBL逐
个分别设置相比，通过在铁电存储器和SRAM 13中共有全局位线
GBL，可以使构造简化。

再有，在第一实施方式的半导体存储装置中，通过采用全局字线
GWL及全局位线GBL，和局部字线LWL及局部位线LBL的分层结构，
连接存储器单元10的布线(局部字线LWL以及局部位线LBL)变短，
布线电容也就变小。由此，也就能够实行高速读出。

还有，在第一实施方式的半导体存储装置中，SRAM 13设置在每
个存储器单元阵列上，同时还连接全局位线GBL，由此设置在每个阵
列上的SRAM 13就能够容易具有高速缓存的功能。

还有，在第一实施方式的半导体存储装置中所含的铁电存储器，与
闪存不同，写入时无需高电压，所以能够实现低电压化以及低消耗功
率化。

(第二实施方式)

在第二实施方式的半导体存储装置中，在上述第一实施方式的结构
上，再包含内藏计数部分的结构以计算每个存储器单元阵列的对存储
器单元访问次数。

具体来说，在第二实施方式中，如图13所示，NAND电路22和与
该NAND电路22的输出相连的计数部23设在每个存储器单元阵列
21a、...上。该计数部23为本发明“次数检测机构”的一个例子。在
NAND电路22的输入中，输入CE(组件选通)信号、来自CAAm线
的信号、和来自RAAn线的信号。从计数部23输出刷新(REFRESH)
信号。该刷新信号在存储器单元10(参照图2)的读出和写入次数的
总和达到规定计数值时进行应答，是用于进行存储器单元中重新读写
动作的信号。

也就是说，该第二实施方式的半导体存储装置具备：用于检测存储
器单元10的写入次数和读出次数的计数部23、以及基于由计数部23
检测出的读出和写入次数的总和是否达到规定次数，对存储器单元进
行再写入的刷新机构。再者，如图6所示的第一实施方式的控制部分7
被作为这种刷新机构使用。还有，如图14所示，计数部23含有倒相
电路23a和多个(8个)TFF(触发器)23b。TFF 23b图中未表示，它
是通过由两个逆变器和两个传输门组成的两个锁存部分、和连接该锁
存部分的传输门来构成的。

下面，参照图15～图17，对有关第二实施方式的半导体存储装置
的平面配置图以及与其对应的截面构造进行说明。第二实施方式中，
如图16所示，在p型半导体基板31的表面上，形成由一对n型源极/
漏极区域32和栅极33所构成的第二晶体管12。

另外，在p型半导体基板31的表面上形成有NAND电路22，它由
四个n型源极/漏极区域51和三个栅极52所组成的三个n沟道晶体管
构成。还有，在p型半导体基板31的表面上还形成有计数部23，它含
有由三个n型源极/漏极区域53和两个栅极54所组成的两个n沟道晶
体管。构成NAND电路22的左端的n型源极/漏极区域51与构成计数
部23的n沟道晶体管的一个栅极54相接。另外，GND线41b接在计
数部23中间的n型源极/漏极区域53上，刷新信号线(REF)55接在
左侧的n型源极/漏极区域53上。

还有，CAA线46接在构成第二选择晶体管12的栅极33上。而且，
局部字线(LWL)44接在一侧的n型源极/漏极区域32上，全局字线
(GWL)45接在另一侧的n型源极/漏极区域32上。另外，局部字线
(LWL)44下面经由铁电体层43形成局部位线(LBL)42。通过局部
字线(LWL)44、铁电体层43、和局部位线(LBL)42，构成了由铁
电体电容组成的存储器单元10。再有，在全局字线(GWL)45的上方，
与局部位线(LBL)42对应地形成全局位线(GBL)47。

还有，计数部23的平面配置图是如图15以及图17所示的配置。
NAND电路22与CE(组件选通)线56相连。

如上所述，计数部23位于铁电存储器的存储器单元10的下方。即，
计数部23及NAND电路22，和铁电存储器的存储器单元10，在同一
p型半导体基板31上层叠形成。

具有上述结构的第二实施方式的半导体存储装置，各动作模式的动
作基本上与上述第一实施方式相同。下面，对第二实施方式特有的计
数动作以及刷新(再写入)动作进行说明。

首先，作为计数动作增加，例如每当对设定存储器单元阵列21a(参
照图13)的铁电存储器的存储器单元10进行写入动作或读出动作之一
时，计数部23就每次加1。此种情形下，写入次数中也含有读出后再
写入的部分。而且写入次数和读出次数的总和达到规定次数时，进行
该存储器单元阵列21a的刷新(再写入)。具体是，通过把作为每个阵
列对NAND电路22输入的CAA线、RAA线、CE(组件选通)线“与”，
计数用触发信号从NAND电路22输出。

例如，如果计数器是256位的话，对这个存储器单元阵列21a进行
了256次访问后，刷新信号(REFRESH信号)就被激活。由此要进行
对该存储器单元阵列21a再写入(刷新动作)。刷新动作就是对存储器
单元阵列21a的存储器单元10一个一个地读出再写入的动作。

在第二实施方式中，如上所述，存储器单元阵列21a所含的存储器
单元10的写入次数及读出次数的总和在达到规定次数(256次)的情
况下，进行刷新动作，由于借此能够进行定期的刷新动作，所以就能
够有效防止铁电存储器的非选择单元数据消失的干扰现象。这样，高
度集成化的、且写入时无需高电压就可高速写入的、单纯矩阵方式的
铁电存储器就能容易实用化了。

另外，在第二实施方式中，如上所述，通过对每一个存储器阵列设
置计数部23，能够对每一个存储器阵列进行刷新动作。因此，和对所
有的存储器单元进行刷新(再写入)动作的情况相比，能够减少刷新
时存储器单元10受干扰的次数。因此，刷新(再写入)动作也就不会
引起数据消失。

再者，在第二实施方式中，通过计数部23和铁电存储器在p型半
导体基板上层叠形成，高度方向的厚度上能够减小，因而能够实现更
好的小型化(薄型化)。

再者，应当认为该公开的实施方式在所有要点中均为示例但不受这
些示例所限制。本发明的范围不是依据上述实施方式的说明、而是依
据权利要求范围来表示，它还包含与权利要求范围均等的意义以及范
围内所有的变更。

例如，在上述实施方式中，示出了非易失性单纯矩阵方式的铁电存
储器，和易失性的SRAM(静态存储器)在同一半导体基板上层叠形
成的例子，但是本发明不只限于此，也可使用包含有位线、与位线交
叉配置的字线、配置在位线和字线间的存储元件的单纯矩阵方式的其
他存储器，或是包含配置成矩阵状的存储器单元的非易失性的其他存
储器来取代铁电存储器。例如，不使用铁电存储器，而使用磁性存储
器(MRAM：Magnetic Random Access Memory)、相变存储器(OUM：
Ovonic Unified Memory)或者反熔丝(anti-fuse)ROM等也可。另外，也
可使用SRAM以外的DRAM等易失性存储器来取代SRAM。

还有，可以设置控制电路等来代替铁电存储器或SRAM的任意一
方。例如，可以在铁电存储器的下方设置铁电存储器的控制电路等以
取代SRAM。

再有，在上述实施方式中，SRAM和铁电存储器以共有全局位线
而构成，但是本发明不只限于此，在使用其他各种存储器组合的情况
下，位线和字线至少有一个共有就可。

另外，在上述第二实施方式中，使用计数器来作为检测铁电存储器
的存储单元的写入次数以及读出次数的次数检测机构，但是本发明不
只限于此，使用计数器以外的次数检测机构也可。

此外，在上述第一以及第二实施方式中，示出了非易失性单纯矩阵
方式的铁电存储器，和易失性的SRAM(静态存储器)在同一半导体
基板上层叠形成的例子，但是本发明不只限于此，也可以如图18所示
的变形例一样，将铁电存储器等和SRAM等各自分别在半导体基板61
以及71形成之后，再将各半导体基板61以及71贴合起来。

具体来讲，如图19所示，在半导体基板61的表面61a上形成铁电
存储器等的存储单元10a、局部字线LWL以及局部位线LBL等。再如
图20所示，在半导体基板71的表面71a上形成SRAM等的存储单元
13a、RAA线(行选择地址线)、CAA线(列选择地址线)、RAAS线、
和控制电路(图中未表示)等。而且，在图19所示的半导体基板61
的背面61b当作上方的状态下，将图19所示的半导体基板61贴合在
图20所示的半导体基板71的表面71a上。由此，就得到图18所示的
结构。再者，半导体基板61一侧的布线与半导体基板71一侧的布线
的连接，可以使用例如埋在置于两者之间的层绝缘膜上所设的接触孔
(通孔)内的插入电极来实行。